构成。
【附图说明】
[0049]图1是本发明的第1实施方式所涉及的半导体装置的示意平面图。
[0050]图2是图1的主要部分放大图，并透视一部分而示出。
[0051]图3示出图2的III 一 III截面上的半导体装置的截面构造。
[0052]图4示出图2的IV — IV截面上的半导体装置的截面构造。
[0053]图5示出图2的V — V截面上的半导体装置的截面构造。
[0054]图6是示出图2的VI — VI截面上的半导体装置的截面构造。
[0055]图7是放大示出图3的单元部的图。
[0056]图8是示出所述单元部的第1变形例的图。
[0057]图9是示出所述单元部的第2变形例的图。
[0058]图10是示出所述单元部的第3变形例的图。
[0059]图11是示出所述单元部的第4变形例的图。
[0060]图12是示出所述单元部的第5变形例的图。
[0061]图13是本发明的第2实施方式所涉及的半导体装置的示意截面图。
[0062]图14是本发明的第2实施方式所涉及的半导体装置的示意截面图。
[0063]图15是本发明的第3实施方式所涉及的半导体装置的示意截面图。
[0064]图16是本发明的第3实施方式所涉及的半导体装置的示意截面图。
[0065]图17是第1参考方式所涉及的半导体装置的示意截面图。
[0066]图18是第1参考方式所涉及的半导体装置的示意截面图。
[0067]图19是第2参考方式所涉及的半导体装置的示意截面图。
[0068]图20是第2参考方式所涉及的半导体装置的示意截面图。
[0069]图21是本发明的第4实施方式所涉及的半导体装置的示意截面图。
【具体实施方式】
[0070]〈第1实施方式〉
以下，参照附图详细说明本发明的实施方式。
[0071]图1是本发明的第1实施方式所涉及的半导体装置的示意平面图。
[0072]半导体装置1 包含采用了 SiC 的 MISFET (Metal Insulator Field EffectTransistor:金属绝缘体场效应晶体管)。半导体装置1的外形例如如图1所示，是俯视正方形的芯片状。关于芯片状的半导体装置1的尺寸，图1的纸面中的上下左右方向的长度分别为数_左右。半导体装置1中，设有单元部2和配置在单元部2的周围的外周部3。在该实施方式中，外周部3以包围单元部2的方式设定为环状，如果相对于单元部2处于芯片的外侧的区域，则无需特别为环状。
[0073]半导体装置1包含源极焊盘4、栅极焊盘5及栅极指6。
[0074]源极焊盘4配置在单元部2的上方区域。该实施方式中，源极焊盘4以覆盖单元部2的大致整个区域的方式例如以俯视正方形状形成。在源极焊盘4的周缘部，沿着外周部3形成有包围源极焊盘4的中央区域的除去区域7 (图1的交叉影线部分)。除去区域7的一部分选择性地向源极焊盘4的中央区域凹陷。凹坑的整体配置在单元部2的上方区域，在此设置有栅极焊盘5。
[0075]栅极指6相对于单元部2与外周部3的边界在外周部3侧的位置中，从栅极焊盘5沿着外周部3并遍及除去区域7整体而延伸。该实施方式中，一对栅极指6相对于栅极焊盘5以对称的形状形成。而且，该实施方式中，例如，沿着除去区域7的相对于栅极指6为内侧的部分，设定有前述的单元部2与外周部3的边界(与图2的边界L相同)。
[0076]单元部2中，进一步形成有栅极沟槽8。该实施方式中，栅极沟槽8以避开栅极焊盘5的下方区域的方式选择性地形成在源极焊盘4的下方区域。该区域中，栅极沟槽8以划分出多个单位单元9的方式形成。栅极沟槽8的图案如图1所示，既可为格子状，也可为条纹状。由此，单元部2中，多个单位单元9会以矩阵状(行列状)或条纹状(直线状)有规则地排列。此外，虽然未图示，但是单位单元9的图案也可为蜂窝状等的其他形状。
[0077]接着，说明半导体装置1的单元部2及外周部3的内部构造。
[0078]图2是图1的主要部分放大图，并将一部分透视而示出。具体而言，以实线示出源极焊盘4及栅极指6的下方区域的构造，并以虚线示出源极焊盘4及栅极指6。图3示出图2的III 一 III截面中的半导体装置的截面构造。图4示出图2的IV — IV截面中的半导体装置的截面构造。图5示出图2的V — V截面中的半导体装置的截面构造。图6示出图2的VI — VI截面中的半导体装置的截面构造。
[0079]半导体装置1包含由n+型SiC (例如，浓度为1 X 1018?1 X 10 21cm_ 3)构成的衬底(未图示);以及形成在衬底上的由n_型SiC (例如，浓度为1X1015?lX1017cm_3)构成的n_型外延层10。n_型外延层10是在衬底的表面使SiC外延生长而形成的层。该实施方式中，衬底及ιΓ型外延层10作为本发明的半导体层的一个例子而示出。另外，衬底的厚度例如为250 μ m?350 μ m左右，η-型外延层10的厚度为3 μ m?20 μ m左右。
[0080]n_型外延层10具有选择性地掘下其一部分而形成的具有高低差的半导体表面
11。在该实施方式中，该半导体表面11的高低差是通过在单元部2及外周部3选择性地形成的栅极沟槽8及源极沟槽33 (后述)以及在外周部3选择性地形成的低阶部12而形成。以下，未形成栅极沟槽8、源极沟槽33及低阶部12，而使外延生长后的维持高度位置的半导体表面11为基极表面11B，如栅极沟槽8的底面、源极沟槽33的底面及低阶部12的底面那样，使相对于基极表面11B形成在相对低的高度位置的半导体表面11为低表面11L。
[0081]该实施方式中，栅极沟槽8包含:用作为MISFET的栅极的内侧沟槽13 ;相对于内侧沟槽13配置在外侧的外侧沟槽14 ;以及从外侧沟槽向外周部3引出并成为对栅极电极
16(后述)的接触部的接触沟槽15。这些沟槽13?15以互相连通的方式整体地形成。
[0082]如图2所示，内侧沟槽13以划分出多个单位单元9的方式使多个线状的沟槽互相交叉而以格子状形成。内侧沟槽13的各线的末端部因外侧沟槽14而互相相连。S卩，外侧沟槽14以包围内侧沟槽13的方式形成，并且横跨在内侧沟槽13的互相相邻的线的末端部间。
[0083]接触沟槽15由内侧沟槽13的各线的延长部构成并以线状形成，沿着单元部2与外周部3的边界L彼此隔开间隔而配置多个。此外，如图2所示，接触沟槽15无需在内侧沟槽13的每一条线上设置，例如，也可以每隔一条内侧沟槽13的线而设置。该线状的接触沟槽15在栅极指6的下方区域以横切栅极指6的方式形成。该实施方式中，接触沟槽15的末端部比栅极指6配置在外侧。S卩，接触沟槽15的末端部比栅极指6向外侧伸出。
[0084]而且，对栅极沟槽8埋入有例如由多晶硅构成的栅极电极16，并且栅极绝缘膜17介于该栅极电极16与n_型外延层10之间。
[0085]例如如图3及图4所示，栅极电极16在从栅极指6的下方区域分离的位置形成的内侧沟槽13及外侧沟槽14中，埋入到基极表面11B。由此，栅极电极16也以格子状形成，各单位单元9的上表面不被栅极电极16覆盖而露出。另一方面，在栅极指6的下方区域形成的接触沟槽15中，具有从接触沟槽15的开口端以选择性地覆盖基极表面11B的方式形成的遮盖部18。遮盖部18在该实施方式中，如图2所示，以横切线状的接触沟槽15的方式沿着栅极指6而形成。如图5及图6所示，在该遮盖部18与n_型外延层10之间也隔着栅极绝缘膜17。
[0086]单元部2中，栅极电极16控制单位单元9中的反转层(沟道)的形成。即，该半导体装置1具有所谓的沟槽栅型构造的MISFET。
[0087]该实施方式中，低阶部12以遍及外周部3的全周而形成，由此，包围单元部2。该低阶部12以栅极沟槽8的深度以上的深度形成。因此，外周部3中，低阶部12的底面(低表面11L)配置在栅极沟槽8的底面(低表面11L)以上的深度位置。其深度例如以基极表面11B为基准，相对于栅极沟槽8的深度0.7μηι?3μηι，为0.7μηι?5μηι。
[0088]而且，在这样具有高低差的半导体表面11，选择性地形成有η型及ρ型的杂质区域。
[0089]具体而言，在η_型外延层10的表面部，以横跨单元部2及外周部3的方式形成有Ρ型讲19 (例如，浓度为IX 1016?IX 10 19cm_ 3)。另一方面，在n_型外延层10中ρ型讲19的下方部的区域为η—型漏极区域20。该实施方式中，如图3所示，ρ型阱19以使其底部仿照基极表面11Β的方式从单元部2经由栅极指6的下方区域连续形成至外周部3的低阶部12。由此，ρ型阱19在低阶部12的侧部露出。
[0090]ρ型阱19中，如图3、图5及图6所示，在栅极指6的下方区域形成有η+型区域21，并在η—型外延层10的基极表面11Β露出。η+型区域21是以比η—型外延层10高的浓度含有η型杂质的高浓度区域(例如，浓度为IX 1018?1X10 21cm- 3)。该实施方式中，如图3所示，n+型区域21以使其底部仿照基极表面11B的方式从单元部2经由栅极指6的下方区域连续形成至外周部3的低阶部12。由此，n+型区域21在低阶部12的侧部露出。
[0091]在η—型外延层10中，如图4?图6所示，在栅极指6的下方区域以与ρ型阱19连续的方式形成有Ρ型层22 (例如，浓度为1 X 1016?1 X 10 19cm_ 3)。ρ型层22在该实施方式中，以横跨接触沟槽15的底部及侧部(也包含末端部的侧部)的方式形成，其内部区域与接触沟槽15相接(在接触沟槽15内露出)。另外，ρ型层22形成为在接触沟槽15的底部比在接触沟槽15的侧部的部分更厚。
[0092]另外，在η—型外延层10中，如图3及图4所示，在低阶部12中以与ρ型阱19连续的方式形成有作为本发明的耐压构造的一个例子的Ρ型层23 (例如，浓度为1Χ1016?lXlO'W 3)。ρ型层23在该实施方式中，以横跨低阶部12的底部及侧部的方式形成，其内部区域与低阶部12相接(在低阶部12内露出)。在该ρ型层23的表面部，形成有p+型阱接触区域24(例如，浓度为IX 1018?lX1021cm_3)。该实施方式中，p+型阱接触区域24形成在低阶部12中的低表面11L，以包围单元部2的方式以环状形成。
[0093]另外，在低阶部12中ρ型层23的外侧形成有作为本发明的耐压构造的一个例子的P型保护环25 (例如，浓度为1 X 1016?1 X 10 19cm_ 3)。该实施方式中，ρ型保护环25在低阶部12的低表面11L中以包围单元部2的方式彼此隔开间隔而形成多个。
[0094]在η_型外延层10的表面，以横跨单元部2及外周部3的方式形成有表面绝缘膜26。表面绝缘膜26例如由氧化硅(Si02)等的绝缘物构成。在该实施方式中，表面绝缘膜26形成为单元部2上的内侧部分27比外周部3上的外侧部分28更薄。该实施方式中，内侧部分27的厚度为5000A以下，外侧部分26的厚度为5500A?20000A左右。该表面绝缘膜26虽然未在图2中示出，但是在其上配置有多层布线构造的情况下，也可以称为层间绝缘膜。
[0095]在表面绝缘膜26形成有对于n_型外延层10的表面整体使各单位单元9、栅极电极16 (遮盖部18)及p+型阱接触区域24分别选择性地露出的接触孔29?31。
[0096]在表面绝缘膜26上形成有源极焊盘4及栅极指6。
[0097]源极焊盘4经由各接触孔29、31与全部的单位单元9的p+