型沟道接触区域34(后述)及n+型源极区域32 (后述)、以及p+型阱接触区域24成批地连接。S卩，源极焊盘4对于全部的单位单元9成为共同的电极。另外，作为源极焊盘4的材料，能够使用包含铜(Cu)的金属，更优选使用包含Al - Cu类合金的金属。由此，能够降低源极焊盘4的片电阻，因此能够提高电流密度。另外，源极焊盘4的厚度(n_型外延层10的从基极表面11B到源极焊盘4的表面为止的距离)例如为4 μ m?5 μ m。此外，源极焊盘4也可以在与n_型外延层10的连接部分具有例如由钛(Ti)及氮化钛(TiN)的层叠构造(Ti/TiN)构成的接触金属。
[0098]栅极指6经由接触孔30与栅极电极16 (遮盖部18)连接。另外，作为栅极指6及栅极焊盘5的材料，与源极焊盘4同样，能够使用包含铜(Cu)的金属，更优选使用包含A1 -Cu类合金的金属。通过使用与源极焊盘4相同的材料，能够同时形成源极焊盘4、栅极焊盘5及栅极指6。
[0099]接着，更详细地说明单元部2的构造。图7是放大示出图3的单元部2的图。
[0100]在单元部2中，如前所述，各自进行晶体管动作的多个单位单元9被栅极沟槽8(内侧沟槽13及外侧沟槽14)划分为格子状。各单位单元9包含环状的n+型源极区域32、被n+型源极区域32包围的环状的源极沟槽33(第2沟槽)、以及在源极沟槽33的内侧以岛状形成的P+型沟道接触区域34。p+型沟道接触区域34的周围被源极沟槽33包围。另外，关于各单位单元9的大小，例如，图7的纸面上下左右方向的长度分别为3?10 μ m左右。
[0101]具体而言，在单元部2中在ρ型阱19的表面部形成有n+型源极区域32，在ιΓ型外延层10的基极表面11Β露出。另外，ρ型阱19的单元部2内的部分以与η+型源极区域32相接的方式配置，是在晶体管动作时形成沟道的ρ型沟道区域35。
[0102]而且，栅极沟槽8及源极沟槽33贯通η+型源极区域32及ρ型沟道区域35 (ρ型阱19)，并以达到η_型漏极区域20的方式形成。栅极沟槽8及源极沟槽33在该实施方式中，以相同的宽度及相同的深度形成，但是彼此不同的深度也可。例如，源极沟槽33既可以比栅极沟槽8浅，也可以比它深。
[0103]通过栅极沟槽8及源极沟槽33，各单位单元9被分离为被源极沟槽33包围的柱状部36和配置在源极沟槽33与栅极沟槽8之间并且因源极沟槽33而与柱状部36隔开间隔的环状部37。该实施方式中，环状部37的宽度I (源极沟槽33与栅极沟槽8的距离)成为例如0.5 μ m?2.0 μ m。
[0104]在柱状部36的顶部，以在η—型外延层10的基极表面11Β露出的方式形成有ρ+型沟道接触区域34 (例如，浓度为1Χ1018?lX1021cm' 3)0由此，p+型沟道接触区域34形成源极沟槽33的侧面的一部分。p+型沟道接触区域34在该实施方式中，其最深部处于比源极沟槽33的底部还高的位置，但是无需特别定为该位置。只要P+型沟道接触区域34的最上部(该实施方式中，在n_型外延层10的基极表面11B露出的部分)处于比源极沟槽33的底部还高的位置而能够接触，该最深部既可为与源极沟槽33的底部相同的深度位置，也可以比它深。
[0105]在环状部37从基极表面11B侧依次形成有n+型源极区域32及ρ型沟道区域35。由此，η+型源极区域32及ρ型沟道区域35分别形成栅极沟槽8的侧面的一部分。η+型源极区域32在该实施方式中，以与η+型区域21 (参照图3?图6)及ρ+型沟道接触区域34相同的深度形成。
[0106]另外，在η_型外延层10以与ρ型沟道区域35和ρ+型沟道接触区域34、以及前述的P型层22 (参照图4?图6)连续的方式形成有ρ型层38 (例如，浓度为1 X 1016?lX1019cm- 3)。ρ型层38经由源极沟槽33的底部而以横跨柱状部36及环状部37的方式形成，其内部区域与源极沟槽33相接(在源极沟槽33内露出)。ρ型层38在环状部37的源极沟槽33的侧部与ρ型沟道区域35连接，并在柱状部36的源极沟槽33的侧部与p+型沟道接触区域34连接。因此，ρ型沟道区域35和p+型沟道接触区域34会经由该ρ型层38电连接。
[0107]另外，ρ型层38经由外侧沟槽14的底部也以横跨外侧沟槽14的外周缘的方式形成，在该外周缘中，与向外周部3延伸的ρ型阱19连接。另外，如图2及图4所示，ρ型层38也可以在内侧沟槽13中仅形成在构成内侧沟槽13的线的交叉部。此外，内侧沟槽13的交叉部在各单位单元9的每个角部，不会在导通时形成沟道，或者即便形成流过该沟道的电流也是微量的。因此，以在该交叉部与Ρ型沟道区域35连接的方式形成ρ型层38，也几乎不会对器件的性能产生影响。
[0108]另外，ρ型层38与ρ型层22同样，形成为在栅极沟槽8及源极沟槽33的底部比在源极沟槽33的侧部的部分还厚。但是，在柱状部36中，源极沟槽33的侧部被源极沟槽33包围，离子一样从其周围注入。因此，以充满ρ+型沟道接触区域34的下方部的方式比源极沟槽33的底部的部分还厚地形成。
[0109]另外，ρ型层38在该实施方式中，以在内侧沟槽13的交叉部及外侧沟槽14以外的部分不与栅极沟槽8相接的方式(与栅极沟槽8隔开间隔)，遍及被栅极沟槽8包围的环状部37的全周而形成。由此，在各单位单元9中η—型漏极区域20会配置在栅极沟槽8的侧面的一部分，因此能够确保沟道形成时的电流路。
[0110]栅极沟槽8在该实施方式中，形成为具有侧面及底面的截面视大致U字状。在栅极沟槽8的内表面(侧面及底面)，以使其一个表面及另一表面沿着栅极沟槽8的内表面的方式形成有栅极绝缘膜17。
[0111]栅极绝缘膜17形成为在栅极沟槽8的底部比在栅极沟槽8的侧部的部分还厚。如该实施方式那样在截面视大致U字状的栅极沟槽8中，栅极绝缘膜17的相对厚的部分为与栅极沟槽8的底面相接的部分，而相对薄的部分为与栅极沟槽8的侧面相接的部分。通过加厚容易引起电场集中的栅极沟槽8的底部的绝缘膜，能够提高栅极沟槽8的底部的耐压。此外，根据栅极沟槽8的形状有无法明确判别侧面和底面的情况，但是在此情况下，使与栅极沟槽8的与深度方向交叉的方向的面相接的栅极绝缘膜17相对厚即可。
[0112]而且，栅极绝缘膜17的内侧被栅极电极16回填。该实施方式中，栅极电极16以使其上表面与η_型外延层10的基极表面11Β大致共面的方式埋入栅极沟槽8。栅极电极16隔着栅极绝缘膜17而与ρ型沟道区域35对置。各单位单元9中，通过控制施加在栅极电极16的电压，在ρ型沟道区域35形成沿着单位单元9的周围的环状的沟道。而且，能够使沿着栅极沟槽8的侧面向η_型外延层10的基极表面11Β流过的漏极电流经由沟道流过η+型源极区域32。由此，能进行半导体装置1的晶体管动作。
[0113]源极沟槽33也同样，该实施方式中，以具有侧面及底面的截面视大致U字状形成。在源极沟槽33的内表面(侧面及底面)，以使其一个表面及另一表面沿着源极沟槽33的内表面的方式形成有源极沟槽绝缘膜39。
[0114]源极沟槽绝缘膜39形成为在源极沟槽33的底部比在源极沟槽33的侧部的部分还厚。此外，因源极沟槽33的形状而有不能明确判别侧面和底面的情况，但是在此情况下，只要与源极沟槽33的与深度方向交叉的方向的面相接的源极沟槽绝缘膜39相对厚即可。而且，源极沟槽绝缘膜39的内侧被沟槽埋入层40回填。该实施方式中，沟槽埋入层40以使其上表面与n_型外延层10的基极表面11B大致共面的方式埋入源极沟槽33。
[0115]该实施方式中，栅极绝缘膜17和源极沟槽绝缘膜39由相同的材料构成，栅极电极16和沟槽埋入层40由相同的材料构成。
[0116]例如，作为栅极绝缘膜17及源极沟槽绝缘膜39的材料，能够使用Si02、A10N、A1203、Si02/A10N、Si02/A10N/Si02、Si02/SiN 及 Si02/SiN/Si02的任一种膜，更优选使用具有包含氮(N)的S1j莫的膜。此外，Si02/A10N是指Si02 (下侧)和A10N (上侧)的层叠膜。如果以A10N、A1203等的高介电常数(High - k)膜构成栅极绝缘膜17，能够提高栅极耐压，并且能够提高器件的可靠性。而且，如果由具有包含氮(N)的S1j莫的材料构成栅极绝缘膜17，也能提高沟道迀移率。
[0117]作为栅极电极16及沟槽埋入层40的材料，能够使用多晶硅，更优选使用n+型多晶硅。由于n+型多晶硅的片电阻比较低，所以能够使晶体管的开关速度高速化。
[0118]此外，栅极绝缘膜17及源极沟槽绝缘膜39也可以互相用不同的材料构成。栅极电极16及沟槽埋入层40也同样，也可以互相用不同的材料构成。
[0119]形成在表面绝缘膜26的接触孔29，相对于n_型外延层10的表面整体，使源极沟槽33及n+型源极区域32选择性地露出。该实施方式中，通过接触孔29在各单位单元9划分出源极部41。
[0120]接着，说明用图1?图7说明的半导体装置1的制造方法。
[0121]在制造半导体装置1时，通过CVD法、LPE法、MBE法等的外延生长法，在SiC衬底(未图示)的表面一边掺杂η型杂质一边生长SiC结晶。由此，在SiC衬底上形成n_型外延层10。此时的n_型外延层10的生长面为基极表面11B。此外，作为η型杂质，能够使用例如Ν (氮)、Ρ (磷)、As (砷)等。
[0122]接着，从n_型外延层10的基极表面11B选择性地离子注入ρ型杂质。由此，形成ρ型阱19 (ρ型沟道区域35)。此外，作为ρ型杂质，能够使用例如A1 (铝)、B (硼)等。另夕卜，与P型阱19的形成同时，作为n_型漏极区域20形成n_型外延层10的剩余部分。
[0123]接着，从n_型外延层10的基极表面11B选择性地离子注入η型杂质。由此，同时形成η+型区域21及η+型源极区域32。
[0124]接着，利用在应该形成栅极沟槽8、源极沟槽33及低阶部12的区域具有开口的掩模来选择性地蚀刻η_型外延层10。由此，η_型外延层10被选择性地干法蚀刻，形成栅极沟槽8、源极沟槽33及低阶部12，同时，形成低表面11L。与此同时，通过栅极沟槽8，η_型外延层10被划分为多个单位单元9。单位单元9会具有柱状部36及环状部37。作为蚀刻气体，能够使用例如包含SF6 (六氟化硫)及02 (氧)的混合气体(SF6/02气体)、包含SF 6、02及HBr (溴化氢)的混合气体(SF6/02/HBr气体)等。
[0125]此外，在使外周部3的低表面11L位于比栅极沟槽8的深度更深的位置的情况下，进行上述蚀刻之后，进一步选择性地蚀刻低阶部12即可。
[0126]接着，从ιΓ型外延层10的半导体表面11选择性地离子注入ρ型杂质。ρ型杂质例如对于η—型外延层10的半导体表面11沿垂直方向注入。由此，同时形成ρ型层22、ρ型层23、p型层38及ρ型保护环25。此外，这些层22、23、38、25也可以通过各自的离子注入工序形成。
[0127]接着，从η_型外延层10的半导体表面11选择性地离子注入ρ型杂质。由此，同时形成Ρ+型沟道接触区域34及Ρ+型阱接触区域24。
[0128]接着，例如，在1400°C?2000°C对n_型外延层10进行热处理。由此，注入到n_型外延层10的ρ型杂质及η型杂质的离子被激活。
[0129]接着，例如通过热氧化同时形成栅极绝缘膜17及源极沟槽绝缘膜39。此外，在用高介电常数(High - k)膜构成栅极绝缘膜17及源极沟槽绝缘膜39的情况下，用CVD法沉积膜材料即可。
[0130]接着，例如通过CVD法，掺杂了 η型杂质的多晶硅材料从η_型外延层