10的上方沉积。多晶硅材料的沉积持续进行到至少栅极沟槽8及源极沟槽33被完全回填。然后，对沉积的多晶硅材料进行构图，从而在单元部2中除去栅极沟槽8(内侧沟槽13及外侧沟槽14)外及源极沟槽33外的多晶硅材料，在外周部3中残留多晶硅材料作为遮盖部18。此时，埋入低阶部12的多晶硅材料被完全除去。由此，同时形成栅极电极16及沟槽埋入层40。
[0131]接着，例如通过CVD法，3102等的绝缘材料从η '型外延层10的上方沉积。由此，形成表面绝缘膜26。
[0132]接着，选择性地蚀刻表面绝缘膜26的单元部2上的部分。由此，只有该部分变薄，形成表面绝缘膜26的内侧部分27及外侧部分28。
[0133]接着，通过选择性地蚀刻表面绝缘膜26，同时形成接触孔29?31。
[0134]接着，例如通过溅射法，金属材料从η_型外延层10的上方沉积。而且，通过对该材料进行构图，同时形成源极焊盘4、栅极焊盘5及栅极指6。经过以上的工序，得到图1?图7所示的半导体装置1。
[0135]如以上那样，依据该半导体装置1，形成有ρ型层23及ρ型保护环25的半导体表面11成为与栅极沟槽8的深度相等或其以上的深度位置的低表面11L。由此，能够使从栅极沟槽8的底部到η_型外延层10的背面为止的该η_型外延层10的厚度厚于从ρ型层23及Ρ型保护环25到该背面为止的厚度。其结果，能够使外周部3的ρ型层23及ρ型保护环25稳定地分担施加在η—型外延层10的表面侧一背面侧间的电场。因而，不会依赖栅极沟槽8的深度，而能够在η_型外延层10形成稳定的电场分布，因此能够很好地缓冲电场对栅极沟槽8的底部的集中。
[0136]另外，如图2所示，虽然在栅极指6的下方区域形成有栅极沟槽8，但也只是线状的接触沟槽15以横切栅极指6的方式形成，而且接触沟槽15的末端部比栅极指6配置在外侦k即，由于在施加栅极电压时容易集中电场的沟槽的角部(例如，在内侧沟槽13的交叉部的角等)不会配置在栅极指6的下方，所以能够提高栅极绝缘膜17的可靠性、耐压。
[0137]另外，如图7所示，ρ型层38经由外侧沟槽14的底部还横跨外侧沟槽14的外周缘的方式形成。由此，能够由P型层38与n_型外延层10 (n_型漏极区域20)的结(pn结)产生耗尽层。而且，该耗尽层使等电位面远离外侧沟槽14，因此能够缓冲施加在外侧沟槽14的底部的电场。因而，能够防止在外侧沟槽14的底部的破坏。
[0138]另外，如图5及图6所示，在栅极指6的下方区域中，在η—型外延层10的半导体表面11 (基极表面11Β)形成有η+型区域21。η+型的半导体区域的氧化速率比η_型的半导体区域快，因此通过热氧化形成栅极绝缘膜17时，在栅极指6的下方区域中，能够在栅极沟槽8 (接触沟槽15)的上部选择性地形成较厚的氧化膜。由此，在施加栅极电压时减弱施加在接触沟槽15的上部边缘的电场，从而能够防止栅极绝缘膜17的绝缘破坏。
[0139]另外，如图3及图4所示，通过选择性地减薄单元部2的表面绝缘膜26(内侧部分27)，能够减小接触孔29内的源极部41中的半导体表面11 (器件表面)与表面绝缘膜26的表面的阶梯差(凹凸)。由此，向接触孔29埋入源极焊盘4，在表面绝缘膜26上形成源极焊盘4时，能够进一步提高源极焊盘4的平坦性。
[0140]另一方面，外周部3的表面绝缘膜26 (外侧部分28)的厚度能够与内侧部分27的厚度分开设计。因此，通过设计成为不影响外周部3的电场分布的厚度，能够维持耐压特性。即，依据该结构，在改善源极焊盘4的平坦性时，能够防止耐压特性的变动或因该变动造成的耐压不良。
[0141]另外，如图7所示，隔着源极沟槽绝缘膜39向源极沟槽33埋入沟槽埋入层40。因此，在n_型外延层10的表面(器件表面)，能够减小从接触孔29露出的源极部41与除此以外的部分的阶梯差(凹凸)。由此，能够提高该器件表面上的源极焊盘4的平坦性。因此，例如在向源极焊盘4的表面接合引线的情况下，能够提高源极焊盘4与引线的密合性。其结果，能够很好地接合引线，因此能够提高引线接合部的可靠性。进而，由于源极焊盘4的平坦性良好，所以在引线接合时，能够防止超声波振动、压力对器件造成破坏，并且能够防止组装成品率的下降。
[0142]另一方面，通过源极沟槽33，能够防止栅极沟槽8的底部附近的等电位面的集中，从而能够缓和该底部附近的电位梯度。因此，能够缓冲电场对栅极沟槽8的底部的集中。进而，P+型沟道接触区域34形成在柱状部36的顶部，配置在比源极沟槽33的底部更高的位置。因此，即便形成源极沟槽33，也能经由该p+型沟道接触区域34可靠地取得对ρ型沟道区域35的接触。S卩，在改善源极焊盘4的平坦性时，能够防止栅极耐压、对ρ型沟道区域35的接触性等的器件性能的下降。
[0143]进而，该实施方式中，由于在源极沟槽33的周围形成ρ型层38，所以能够由该ρ型层38与n_型漏极区域20的结(pn结)产生耗尽层。而且，由于该耗尽层使等电位面远离栅极沟槽8，所以能够进一步缓冲施加在栅极沟槽8的底部的电场。
[0144]另外，该实施方式中，采用比Si器件难以引起闭锁的SiC器件，因此能够将p+型沟道接触区域34和ρ型沟道区域35设在通过源极沟槽33互相分离的位置。S卩，Si器件中，由于比较容易引起闭锁，所以优选将P+型沟道接触区域34配置在ρ型沟道区域35的附近而尽量缩短这些区域34、35间的距离，从而降低该区域34、35间的基极电阻。另一方面，在如该半导体装置1这样的SiC器件中，比较难以引起闭锁，考虑区域34、35间的基极电阻的重要性较低，因此也可以不在P型沟道区域35的附近配置p+型沟道接触区域34。因此，将P+型沟道接触区域34和ρ型沟道区域35设在通过源极沟槽33互相分离的位置，能够以经由源极沟槽33的底部的路径电连接这些区域34、35。
[0145]另外，由于源极沟槽绝缘膜39配置在沟槽埋入层40的外侧，所以能够防止在n_型外延层10与源极焊盘4之间有截止泄漏电流流过。具体而言，由于在离子注入时离子难以进入源极沟槽33的侧部，所以ρ型层38在源极沟槽33的侧部会薄于在源极沟槽33的底部的部分。因此，若在截止时施加较高的电压，则有截止泄漏电流穿过该较薄的P型层38的部分而流过的担忧。因此，通过形成源极沟槽绝缘膜39，即便截止泄漏电流穿过p型层38，也能由源极沟槽绝缘膜39可靠地截断泄漏电流。
[0146]另外，如果埋入源极沟槽33的沟槽埋入层40为多晶硅，则在由Si02构成的表面绝缘膜26形成接触孔29时，能够将沟槽埋入层40 (多晶硅层)用作为蚀刻阻挡层。因此，能够简化该接触部蚀刻的工序的控制。
[0147]另外，由于同时形成源极沟槽33和栅极沟槽8，所以不会增加制造工序，而能够无对准的偏差且简单地形成源极沟槽33。进而，如果源极沟槽33和栅极沟槽8的宽度相同，则能够使源极沟槽33的蚀刻速率与栅极沟槽8相同，因此能够稳定地控制用于形成源极沟槽33的蚀刻。
[0148]接着，参照图8?图12，对单元部2的变形例进行说明。
[0149]图8?图12是示出单元部2的第1?第5变形例的图。在图8?图12中，对于与前述的图7所示的各部分对应的部分标注相同的参照标号而加以示出。
[0150]在图7的方式中，埋入源极沟槽33的沟槽埋入部，由源极沟槽绝缘膜39及沟槽埋入层40 (多晶硅层)构成，但是如图8所示，也可以仅由回填源极沟槽33的绝缘层42构成。
[0151]作为绝缘层42的材料，能够使用Si02，更优选使用包含磷(P)或硼(B)的Si02。作为那样的Si02，能够使用例如PSG (磷硅酸盐玻璃)、PBSG (磷硼硅酸盐玻璃)。
[0152]图8所示的方式的半导体装置的制造工序与上面说明的工序实质上相同。但是，在形成栅极电极16及沟槽埋入层40之后，选择性地蚀刻除去沟槽埋入层40，使源极沟槽33出现空洞。而且通过在n_型外延层10上形成表面绝缘膜26，利用表面绝缘膜26的一部分而回填源极沟槽33。由此，源极沟槽绝缘膜39及表面绝缘膜26在源极沟槽33内一体化，形成绝缘层42。
[0153]依据该结构，由于源极沟槽33被绝缘层42充满，所以能够有效地防止在n_型外延层10与源极焊盘4之间流过截止泄漏电流。
[0154]另外，如果绝缘层42为包含磷或硼的Si02，则Si02的熔点降低，能够简化绝缘层42的埋入工艺。
[0155]另外，如图9所示，埋入源极沟槽33的沟槽埋入部也可以仅由回填源极沟槽33的多晶硅层43构成。作为多晶硅层43的材料，优选使用p+型多晶硅。
[0156]图8所示的方式的半导体装置的制造工序与上面说明的工序实质上相同。但是，在形成栅极绝缘膜17及源极沟槽绝缘膜39之后，选择性地蚀刻除去源极沟槽绝缘膜39，使源极沟槽33出现空洞。而且，多晶硅从n_型外延层10的上方沉积，从而用该多晶硅回填源极沟槽33。由此，同时形成栅极电极16和多晶硅层43。
[0157]依据该结构，由于多晶硅层43埋入源极沟槽33，所以在由Si02构成的表面绝缘膜26形成接触孔29时，能够将多晶硅层43用作为蚀刻阻挡层。因此，能够简化该接触部蚀刻的工序的控制。
[0158]另外，如果多晶娃层43为p+型多晶娃，则利用该多晶娃层43，能够电连接p+型沟道接触区域34与p型沟道区域35。由此，能够缩短区域34、35间的电流路的长度，因此能够减小这些间的基极电阻。其结果，能够很好地防止闭锁。进而，P+型沟道接触区域34在源极沟槽33的侧面与多晶硅层43相接，因此也能减小这些间的接触电阻。该接触电阻的降低也有助于区域34、35间的基极电阻的降低。
[0159]另外，图7的方式中，源极沟槽33在被环状的n+型源极区域32包围的区域以环状形成，但是如图10所示，也可以在被n+型源极区域32包围的区域形成俯视为四方形的凹坑状的源极沟槽44。在该情况下，也可以在源极沟槽44的底部p型层38的表面部形成P+型沟道接触区域45。
[0160]另外，图7的方式中，栅极电极16是回填栅极绝缘膜17的内侧的仅由多晶硅构成的层，但是如图11所示，也可以由在栅极绝缘膜17上以使一个表面及另一表面沿着栅极沟槽8的内表面的方式形成的由多晶硅构成的基底膜46、和埋入基底膜46的内侧的包含Mo、W、Al、Pt、Ni及Ti的至少一种的埋入金属47构成。在该情况下，源极沟槽33内的沟槽埋入部也同样，也可以由在源极沟槽绝缘膜39上以使一个表面及另一表面沿着源极沟槽33的内表面的方式形成的由多晶硅构成的基底膜48、和埋入基底膜48的内侧的由与埋入金属47相同的材料构成的埋入金属49构成。
[0161]依据该结构，通过使用埋入金属47的金属栅极，能够使栅极电阻比多晶硅栅极相对较低，因此能够使晶体管的开关速度高速化。
[0162]另外，在图7的单元部2形成有沟槽栅型构造的MISFET，但是如图12所示，在单元部2形成平面型构造的MISFET也可。
[0163]S卩，在图12所示的方式中，在单元部2以与各单位单元9对应的方式矩阵状(行列状)排列有P型阱19。在各p型阱19的表面部，以在基极表面11B露出的方式形成有环状的n+型源极区域50。而且，以与各p型阱19的外周缘和η.型源极区域50的外周缘之间的区域对置的方式，栅极电极51隔着栅极绝缘膜52而配置。表面绝缘膜26覆盖该栅极电极51。
[0164]<第2实施方式>
图13及图14是本发明的第2实施方式所涉及的半导体装置的示意截面图，分别示出与图3及图4对应的截面构造。在图13及图14中，对于与前述的图3及图4所示的各部分对应的部分标注相同的参照标号并加以示出。