152,302导电盲孔
[0056]153线路层
[0057]154电性接触垫
[0058]16绝缘保护层
[0059]161、32凸块底下金属层
[0060]17第三承载板
[0061]171,291第二剥离层
[0062]18、33焊球
[0063]21基底层
[0064]211容置部
[0065]212壁面
[0066]213通孔
[0067]22晶种层
[0068]23阻层
[0069]231贯穿孔
[0070]24、24’导电柱
[0071]25半导体元件
[0072]26a第三表面
[0073]26b第四表面
[0074]27第一线路层
[0075]271第一电性接触垫
[0076]28第一绝缘保护层
[0077]281第一开孔
[0078]303第二线路层
[0079]304第二电性接触垫
[0080]31第二绝缘保护层
[0081]311第二开孔
[0082]34半导体装置
[0083]341导电元件
[0084]35粘着层
[0085]351间隙
[0086]L1、L2、L3长度
[0087]S切割线
[0088]W1、W2、W3、W4 宽度。
【附图说明】
[0089]图1A至图1G为绘示现有技术的半导体封装件及其制法的剖视示意图；
[0090]图2A至图2R为绘示本发明的半导体封装件及其制法的第一实施例的剖视示意图；以及
[0091]图3A至图3R为绘示本发明的半导体封装件及其制法的第二实施例的剖视示意图，其中，图3G’为图3G的另一实施例。
【具体实施方式】
[0092]以下藉由特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其他优点及功效。
[0093]须知，本说明书所附图式所绘示的结构、比例、大小等，均仅用于配合说明书所揭示的内容，以供本领域技术人员的了解与阅读，并非用于限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。
[0094]同时，本说明书中所引用的如「上」、「一」、「第一」、「第二」、「表面」、「主动面」、「被动面」、「端部」等用语，也仅为便于叙述的明了，而非用于限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当也视为本发明可实施的范畴。
[0095]图2A至图2R为绘示本发明的半导体封装件2及其制法的第一实施例的剖视示意图。
[0096]如图2A所示，提供一第一承载板20且其可具有第一剥离层201，该第一剥离层201可为离型膜(release film)、胶片或粘着层等。
[0097]如图2B所7K,形成基底层21于该第一剥离层201上。在其他实施例中，若该第一承载板20未具有该第一剥离层201，则可直接形成该基底层21于该第一承载板20上。
[0098]该基底层21具有相对的第一表面21a与第二表面21b、及贯穿该第一表面21a与第二表面21b的容置部211 (如开孔)，该第一表面21a面向该第一剥离层201,该容置部211具有宽度W2并外露出该基底层21的壁面212及部分该第一剥离层201。
[0099]该基底层21可为介电层、绝缘层、中介层、基板或封装胶体等，且该介电层的材质可为聚酰亚胺(Polyimide, PI)、苯并环丁烯(Benezocy-clobutene, BCB)或聚对二唑苯(Polybenzoxazole, ΡΒ0)等,但不以此为限。
[0100]如图2C所示，以溅镀或其他方式，形成晶种层(seed layer) 22于该基底层21的第二表面21b、该容置部211的壁面212与第一剥离层201上。该晶种层22可为导电层或溅镀材料层等。
[0101]如图2D所不,形成阻层23于该基底层21的第二表面21b及该容置部211的第一剥离层201上，并以激光钻孔或蚀刻等方式形成多个具有宽度W3的贯穿孔231于该阻层23内，以藉由该些贯穿孔231分别外露出部分该第二表面21b的晶种层22。
[0102]如图2E所示，填充导电材料于该些贯穿孔231内，以形成多个具有长度(高度)L2、宽度W3、及相对的第一端部24a与第二端部24b的导电柱24于该基底层21的第二表面21b的晶种层22上，且该第二端部24b远离该基底层21的第二表面21b。
[0103]该导电柱24的长度L2可小于现有技术图1B的导通球12的长度LI，但不以此为限。而且，该导电柱24可为圆柱体、椭圆柱体、方形柱体、多边形柱体或球形柱体等，形成该导电柱24的材质可为金、银、铜、锡、镍或其任意组合的合金等。
[0104]如图2F所示，移除图2E的阻层23以外露出该些导电柱24。接着，移除该些导电柱24的第一端部24a以外的晶种层22，以外露出该基底层21的部分第二表面21b、该容置部211的壁面212及该容置部211的第一剥离层201，使得该晶种层22仅形成于该些导电柱24的第一端部24a与该基底层21的第二表面21b之间。
[0105]如图2G所示，将具有多个焊垫251、相对的主动面25a与被动面25b的半导体元件25 (如晶片)容置于该容置部211内并设置于该第一剥离层201上，该些焊垫251与该主动面25a外露于该基底层21的第一表面21a。该半导体兀件25的宽度W4可等于或近似于该容置部211的宽度W2，使得该半导体元件25与该基底层21之间可不必具有图3G的间隙351，但不以此为限。
[0106]如图2H所不,形成一具有相对的第三表面26a与第四表面26b的封装胶体26于该基底层21的第二表面21b上，以藉由该封装胶体26包覆该些导电柱24及该半导体元件25。
[0107]如图21所示，以研磨或其他方式，自该第四表面26b薄化该封装胶体26的厚度以外露出该些导电柱24的第二端部24b。
[0108]如图2J所示，形成第一线路层27于该封装胶体26的第四表面26b上以电性连接该些导电柱24的第二端部24b，且该第一线路层27具有多个第一电性接触垫271。
[0109]如图2K所示，形成第一绝缘保护层28于该封装胶体26的第四表面26b上以包覆该第一线路层27，其中，该第一绝缘保护层28具有多个第一开孔281以分别外露出该些第一电性接触垫271。该第一绝缘保护层28可为防焊层(solder mask)或绝缘层等。
[0110]如图2L所示，设置一具有第二剥离层291的第二承载板29于该第一绝缘保护层28上，供该第二剥离层291包覆该第一绝缘保护层28及该些外露于该第一开孔281的第一电性接触垫271。该第二剥离层291可为离型膜、胶片或粘着层等。
[0111]接着，去除图2K的第一剥离层201以移除第一承载板20，并外露出该基底层21的第一表面21a、与该半导体元件25的主动面25a及焊垫251。
[0112]如图2M所示，对图2L的整体结构上下倒置，并形成多个通孔213于该基底层21内，以藉由该些通孔213分别外露出该些导电柱24的第一端部24a或其上的晶种层22。
[0113]如图2N所不，形成增层结构30于该基底层21的第一表面21b与该半导体兀件25的主动面25a上，并电性连接该增层结构30至该些导电柱24的第一端部24a的晶种层22及该半导体元件25的焊垫251。
[0114]该增层结构30可具有至少一(如二层)介电层301、多个(如三层且每层有多个)导电盲孔302、及至少一(如三层)第二线路层303，且该第二线路层303具有多个第二电性接触垫304。
[0115]在本实施例中，最内层的该介电层301形成于该基底层21的第一表面21a与该半导体元件25的主动面25a上，最内层的该些导电盲孔302分别电性连接该些导电柱24的第一端部24a的晶种层22，该第二线路层303电性连接该些导电盲孔302。
[0116]如图20所示，形成第二绝缘保护层31于最外层的该介电层301与该第二线路层303上，且该第二绝缘保护层31具有多个第二开孔311以分别外露出最外层的该些第二电性接触垫304。接着，形成多个凸块底下金属层32于该些外露于该第二开孔311的第二电性接触垫304上。
[0117]如图2P所示，形成多个焊球33于该些凸块底下金属层32上。同时，去除图20的第二剥离层291以移除该第二承载板29，进而外露出该第一绝缘保护层28与该些第一开孔281的第一电性接触垫271。
[0118]如图2Q所示,依据图2P的多个切割线S对其整体结构进行切单(singualt1n)作业，并将切单后的结构上下倒置，以形成多个如图2Q所示的结构。
[0119]如图2R所示，设置例如为半导体晶片、半导体晶圆或半导体封装结构等的半导体装置34于该第一绝缘保护层28上，且该半导体装置34透过多个导电元件341 (如焊球或焊线)分别电性连接该些外露于该第一开孔281的第一电性接触垫271，藉此形成半导体封装件2。
[0120]图3A至图3R为绘示本发明的半导体封装件2及其制法的第二实施例的剖视示意图，其中，图3G’为图3G的另一实施例。图3A至图