栅极间隔件和形成方法
【技术领域】
[0001]本发明涉及栅极间隔件和形成方法。
【背景技术】
[0002]半导体集成电路(IC)产业已经经历了快速发展。除了增加功能密度(S卩，每一芯片面积上互连器件的数量)和减小几何尺寸(即，使用制造工艺可以制造的最小的元件(或线))之外，器件速度不断增加。用于密度增加和尺寸减小的按比例缩小工艺可以帮助增加器件速度，这是由于信号传播可以通过更短的结构。
[0003]已经发展了用于提高器件速度的其他方法。一种方法包括在器件中掺入异种材料。例如，诸如，可以外延生长与衬底的材料不同的材料以用于晶体管的源极/漏极区域，诸如场效应晶体管(FET)。使用异种材料可以增大晶体管中的载流子迀移率，从而提高器件的运行速度。
[0004]随着异种材料在器件中使用的增加和器件的减小的几何尺寸，出现了新的问题，在具有较大尺寸的器件中可能还没有被检测到这些新的问题或者这些新的问题还没有影响到具有较大尺寸的这些器件。这在下文出现的上下文内。
【发明内容】
[0005]为了解决现有技术中的问题，根据本发明的一些实施例，提供了一种方法，包括:在衬底上沿着栅极堆叠件的侧壁形成栅极间隔件；钝化所述栅极间隔件的外表面的至少部分；以及在邻近所述栅极间隔件的所述衬底中外延生长材料，同时所述栅极间隔件的外表面的所述至少部分保持被钝化。
[0006]根据本发明的另一些实施例，提供了一种方法，包括:在衬底上形成电极；沿着所述电极的侧壁形成间隔件；处理所述间隔件的外表面的至少部分，所述处理用钝化物质终止所述外表面的所述至少部分；在邻近所述间隔件的所述衬底中形成凹槽；以及在所述凹槽中沉积材料，同时用所述钝化物质终止所述外表面的所述至少部分。
[0007]根据本发明的又一些实施例，提供了一种结构，包括:衬底；栅极堆叠件，包括位于所述衬底上的栅极电介质和位于所述栅极电介质上的栅电极；栅极间隔件，沿着所述栅电极的至少侧壁；外延的源极/漏极区域，位于邻近所述栅极间隔件的所述衬底中；以及介电层，邻接所述栅极间隔件，所述栅极间隔件的邻接所述介电层的表面的选择性损失缺陷的密度是约O缺陷/cm2。
[0008]根据本发明的又一些实施例，提供了一种方法，包括:在衬底上沿着栅极堆叠件的侧壁形成栅极间隔件；用终止物质终止所述栅极间隔件的外表面的至少部分；以及用所述终止物质终止所述栅极间隔件的所述外表面的所述至少部分的同时，在所述衬底中的凹槽中外延生长半导体材料，所述凹槽邻近所述栅极间隔件。
【附图说明】
[0009]当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
[0010]图1至图17示出了根据一些实施例的制造器件的第一方法的各个阶段的截面图。
[0011]图18至图30示出了根据一些实施例的制造器件的第二方法的各个阶段的截面图。
【具体实施方式】
[0012]以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件形成为直接接触的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
[0013]而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等的空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而在此使用的空间相对描述符可以同样地作相应的解释。
[0014]本文论述的实施例可以在具体上下文中进行论述，S卩，半导体器件的形成，半导体器件诸如类似于场效应晶体管(FET)的晶体管。更具体地说，一些实施例与在FET的栅极上形成栅极间隔件相关。应该注意的是，本文所讨论的实施例不必示出可存在于结构中的每个组件或部件。例如，多个组件可以从图中省略，诸如当一个组件的论述可以足以体现实施例的各方面时。此外，本文中论述的方法实施例可以论述为以特定顺序实施；然而，可以以任何逻辑顺序实施其他方法实施例。
[0015]图1至图17示出了根据一些实施例的制造器件的方法的中间阶段的截面图。图1示出了位于衬底50的第一区域50A中的第一栅极堆叠件和位于衬底50的第二区域50B中的第二栅堆叠件。衬底50可以是块状半导体衬底、绝缘体上半导体(SOI)衬底、多层或梯度衬底等，其可以是掺杂(例诸如，具有P型或η型掺杂剂)或未掺杂的。衬底50可以是晶圆，诸如硅晶圆。通常，SOI衬底包括在绝缘层上形成的半导体材料的层。例如，绝缘层可以是埋氧(BOX)层、氧化硅层等。在衬底上提供绝缘层，绝缘层通常是硅或玻璃衬底。在一些实施例中，衬底50的半导体材料可以包括诸如硅、锗等的元素半导体；包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟的化合物半导体；包括SiGe、GaAsP, AlInAs,AlGaAs、GaInAs、GaInP和/或GaInAsP或它们的组合的合金半导体。第一区域50A可以用于形成η-型器件，诸如NMOS晶体管，诸如η型FinFET ;以及第二区域50Β可以用于形成P型器件，诸如PMOS晶体管，诸如P型FinFET。在图1中示出的衬底50可以是用于形成诸如平面晶体管的平面器件的平面衬底的截面，或者可以是用于形成诸如FinFET的鳍式器件的形成在衬底50中的鳍的截面。
[0016]在第一区域50A和第二区域50B中的衬底50的表面上形成栅极介电层52。栅极介电层52可以是任何可接受的介电层，诸如氧化硅、氮化硅等或它们的组合，并且可以使用任何可接受的工艺形成，诸如热氧化、旋转工艺、化学汽相沉积(CVD)等。在栅极介电层52上形成栅电极层。栅电极层可以是任何可接受的电极层，诸如包括多晶硅、金属等或它们的组合。可以由诸如CVD、等离子体增强CVD(PECVD)等的任何可接受的沉积工艺沉积栅电极层。在栅电极层上形成抗反射涂层(ARC)。ARC可以是任何可接受的ARC，诸如氧化硅、氮氧化硅等或它们的组合，并且可以通过诸如CVD、PECVD等的任何可接受的沉积工艺沉积。在ARC上形成硬掩模层。硬掩模层可以是任何可接受的掩蔽层，诸如氮化硅、碳氮化硅等或它们的组合，并且可以通过诸如CVD、PECVD等的任何可接受的沉积工艺沉积。然后将硬掩模层、ARC和栅电极层图案化成第一栅极堆叠件和第二栅极堆叠件，诸如通过使用任何可接受的光刻和蚀刻工艺。位于第一区域50A中的第一栅堆叠件包括栅电极54、ARC 58和硬掩模62，并且位于第二区域50B中的第二栅极堆叠件包括栅电极56、ARC 60和硬掩模64。
[0017]在图2中，形成密封层66、轻掺杂的源极/漏极(LDD)区68和70以及第一钝化层72。密封层66可以是碳氮氧化硅(S1CN)、氮化硅(SiN)、碳氮化硅(SiCN)等，并且可以通过原子层沉积(ALD)、CVD、等离子体增强ALD (PEALD)等沉积。密封层66共形地形成在衬底50上、第一区域50A中的第一栅极堆叠件上和第二区域50B中的第二栅极堆叠件上。密封层66在正交于相应的下面的表面的方向上具有基本上均匀的厚度，该厚度可以在约Inm和约1nm之间，诸如约5nm。
[0018]可以实施注入以形成LDD区域68和70。可以在例如PMOS区域的第二区域50B上形成掩模，同时暴露例如NMOS区域的第一区域50A。掩模可以是例如通过光刻技术旋涂和图案化而形成的光刻胶。可以将N型杂质注入至第一区域50A中的衬底50内。掩模可以防止η型杂质注入至第二区域50Β内，并且第一栅极堆叠件和密封层66也可以作为掩模并且使得第一区域50Α中的LDD区68与第一栅极堆叠件自对准。当掩模是光刻胶时，然后诸如可以通过灰化或剥离工艺去除掩模。同样，诸如光刻胶的掩模可以形成在第一区域50Α上方同时暴露出第二区域50Β，并且可以将P型杂质注入至第二区域50Β中的衬底50内。掩模可以防止P型杂质注入第一区域50Α内，并且第二栅极堆叠件和密封层66也可以作为掩模并且使得第二区域50Β中的LDD区70与第二栅极堆叠件自对准。然后可以去除掩模。η型杂质可以是磷、砷等，并且P型杂质可以是硼、8匕等。LDD区域68和70可以具有从约115Cm3至约10 16cm 3的杂质浓度。退火可以用于活化注入的杂质。
[0019]在密封层66的外表面上形成第一钝化层72。可以通过对密封层66实施适当的处理以钝化密封层66的悬空键来形成第一钝化层72。在一些实施例中，处理可以是湿处理、等离子体处理、热处理或它们的组合。
[0020]在一些实施例中，湿处理包括在标准清洗-1 (SCl)之后的标准清洗-2 (SC2)，其中，SC2是去D1:HCl = H2O^混合比例为5:1:1的去离子(DI) /K、盐酸(HCl)和过氧化氢(H2O2)的混合物，