述单元区域中不设有所述保护沟槽的地方，从所述单元区域的所述栅极沟槽的上方起延展到所述栅极区域。
[0055]【发明效果】
[0056]根据本发明，第二导电构件被设置为经过没有被所述单元区域的保护沟槽包围的地方，从单元区域的栅极沟槽的上方起延展到栅极区域。因此，本发明不需要将氧化物等的绝缘材料埋入保护沟槽内，不会特别增加制造工序，且能够以保护沟槽将栅极沟槽的周围包围住从而防止电场外加到栅极沟槽中。
[0057]【简单【附图说明】】
[0058]【图1】图1是本发明的实施方式涉及的碳化硅半导体装置的截面图，且是将图3的一部分沿上下方向切断的截面图。
[0059]【图2】图2是本发明的实施方式涉及的碳化硅半导体装置的截面图，且是将图3的一部分沿左右方向切断的截面图。
[0060]【图3】图3是将本发明的实施方式涉及的碳化硅半导体装置的一部分扩大的上方平面图，且是显示相当于图4的A处的上方平面图。
[0061]【图4】图4是用于显示本发明的实施方式涉及的碳化硅半导体装置的单元区域以及栅极区域的概略上方平面图。
[0062]【图5】图5是用于显示本发明的实施方式涉及的碳化硅半导体装置中的第二导电构件的设置情况的概略上方平面图。
[0063]【图6】图6是用于说明本发明的实施方式涉及的碳化硅半导体装置的制造方法的截面图，且是与图1相对应的截面图。
[0064]【图7】图7是用于显示以保护沟槽将栅极沟槽在水平方向上的整个周围包围住的形态的概略上方平面图。
[0065]发明实施方式
[0066]第一实施方式
[0067]《结构》
[0068]以下，将参照附图关于碳化硅半导体装置，碳化硅半导体装置的制造方法以及碳化硅半导体装置的设计方法的实施方式进行说明。
[0069]本实施方式的碳化硅半导体装置例如是沟槽结构型M0SFET。以下，将使用沟槽结构型MOSFET作为碳化硅半导体装置进行说明，但该沟槽结构型MOSFET仅是碳化硅半导体装置的一个示例，还能够适用于具有绝缘栅双极型晶体管(Bipolar Transistor) (IGBT)等的MOS栅极的其他装置结构。
[0070]如图1所示，本实施方式的碳化硅半导体装置包括:高浓度η型碳化硅半导体基板(第一导电型碳化娃半导体基板)31，被形成在高浓度η型碳化娃半导体基板31上的低浓度η型碳化硅层(第一导电型碳化硅层)32，以及被形成在低浓度η型碳化硅层32上的P型碳化硅层(第二导电型碳化硅层)36。另外，在P型碳化硅层36表面的一部分区域设有含有高浓度杂质的η型碳化硅区域37。
[0071]在本实施方式中，在从含有高浓度杂质的η型碳化硅区域37的表面穿过P型碳化硅层36直到低浓度η型碳化硅层32的深度处，形成栅极沟槽20。另外，在该栅极沟槽20内经由栅极绝缘膜75a从而设置栅极电极79。另外，在栅极电极79的上方设有层间绝缘膜75b。因此，栅极电极79被栅极绝缘膜75a以及层间绝缘膜75b包围从而被设置。
[0072]另外，从P型碳化硅层36的表面直到比栅极沟槽20更深的深度处，形成有保护沟槽
10。在该护沟槽10内，设有例如由多晶硅(Polys ilicon)构成的第一导电构件61。另外，在本实施方式中，该第一导电构件61与源极电极69为一体，在外加电压时，变为相同电位(参照图1)。另外，在保护沟槽10的侧壁形成有侧壁绝缘膜65。
[0073]另外，在本实施方式中，在保护沟槽10的底部，设有通过招(Aluminium)等的离子(1n)注入从而被形成的高浓度P型半导体区域33。另外，在η型碳化娃半导体基板31的背面侦U (图1的下表面侧)，设有漏极电极39。
[0074]如图4所示，在本实施方式中，在水平方向上，包含栅极沟槽20，以及在水平方向上以开口的状态将栅极沟槽20的仅一部分包围的保护沟槽10这两者的区域成为“单元(cell)区域”。另外，图4仅为用于显示本实施方式涉及的碳化硅半导体装置的单元区域以及栅极区域的概略上方平面图。因此，在图4中，没有显示保护沟槽10的细微结构，也没有考虑在水平方向上保护沟槽10之间的距离。另外，图4中所示的在水平方向上单元区域以及栅极区域的大小没有特殊含义。
[0075]另外，如图4所示，在本实施方式中，在水平方向上，包含保护沟槽10，且设置有栅极衬垫89(参照图2)或者与该栅极衬垫89相连接的布置电极的区域成为“栅极区域”。另外，第二导电构件81的材料例如是多晶硅。
[0076]在如图4中央部所示的栅极区域中设置有栅极衬垫89(参照图2)，布置电极与该栅极衬垫89相连接。另外，如图5所示，第二导电构件81主要被设置在位于单元区域的保护沟槽10的上方以往的地方。
[0077]如图3所示，被包含在本实施方式中的栅极区域中的保护沟槽10具有:在水平方向上直线延伸的栅极区域直线沟槽16，和在水平方向上弯曲的栅极区域曲线沟槽17。另外，符号“17”为包含后述的符号“17a”以及符号“17b”的概念。另外，P型半导体区域33和第一导电构件61形成欧姆接触(Ohmic Contact)，在外加电压时变为相同电位。
[0078]本实施方式的栅极沟槽20在水平方向上直线延伸，更具体而言，在图3中在左右方向上呈直线状延伸。而且，栅极沟槽20与单元区域直线沟槽11在水平方向上呈平行(图3的左右方向)地延伸。
[0079]如图3所示，被包含在单元区域中的保护沟槽10具有一对在水平方向上直线延伸的单元区域直线沟槽11，和在水平方向上弯曲的单元区域曲线沟槽12。而且，在一对单元区域直线沟槽11之间设有在水平方向上直线延伸的(在图3的左右方向上延伸)栅极沟槽20，在一对单元区域直线沟槽11的一端设有单元区域曲线沟槽12，在一对单元区域直线沟槽11的另一端不形成保护沟槽10。于是，保护沟槽10在水平方向上将栅极沟槽20的“仅一部分”包围。另外，在本实施方式中，在水平方方向上单元区域的保护沟槽10呈连续的“S字形状”，一对单元区域直线沟槽11的“另一端”的位置在图3中的上下方向上依次进行左右反转。因此，便能够同时满足保护沟槽10在水平方向上将栅极沟槽20的“仅一部分”包围，和在保护沟槽10中不形成水平方向的端部这两个条件。
[0080]如图2所示，在单元区域中的栅极沟槽20的一部分的上方以及栅极区域中，设有第二导电构件81。第二导电构件81被设置为经过单元区域中不设有保护沟槽10的地方和在本实施方式中的一对单元区域直线沟槽11的另一端侧，从栅极沟槽20的上方起延展到栅极区域(参照图5)。于是，第二导电构件81被设置为经过一对单元区域直线沟槽11的另一端的上方，从栅极电极79的上方延展到栅极衬垫89的下方。另外，如图2所示，该栅极衬垫89被设置为在栅极区域的保护沟槽10上经由S12等的绝缘层85以及第二导电构件81。从图2明显可知，第二导电构件81与栅极电极79电连接。
[0081]另外，如图3所示，在一对单元区域直线沟槽11的另一端侧设有在水平方向上朝栅极沟槽20侧突出的栅极区域曲线沟槽17a。另外，还设有与这样地朝栅极沟槽20侧突出的栅极区域曲线沟槽17a相邻接，且朝该栅极区域曲线沟槽17a侧突出的栅极区域曲线沟槽17b。
[0082]另外，如图4所示，在本实施方式中，设有将栅极区域以及单元区域在水平方向上包围的保护环80。另外，在图4中，只显示一个保护环80，而实际上设置多个保护环80呈同心圆状亦可。
[0083]另外，如图4所示，本实施方式的各个保护沟槽10在平面上看具有由一笔画成的水平方向的端部。
[0084]《制造工序》
[0085]接着，将主要使用图