半导体封装体的制作方法
【技术领域】
[0001 ] 本发明涉及半导体封装体，尤其涉及一种层叠封装(Package on Package，PoP)的半导体封装体。
【背景技术】
[0002]层叠封装的封装体是用以垂直结合分离的片上为统(system-on-chip，SOC)及存储器封装结构的集成电路封装方法。两个或更多个的封装安装在彼此顶上，亦即堆叠，且在两个或多个封装之间具有路由信号的标准界面。这使得在诸如移动电话、个人数字助理(PDA)和数字照相机等装置中可实现更高的元件密度。
[0003 ]由于在底部的SOC封装体的输入/输出连接的数量增加，很难减少上部的存储器封装体与底部的SOC封装体之间的高度。
[0004]因此，业界仍须一种新颖的半导体封装体。
【发明内容】
[0005]有鉴于此，本发明实施例提供了一种半导体封装体，可以提供较小的垂直高度。
[0006]本发明提供了一种半导体封装体，包括:
[0007]基板结构，具有凹口，其中该凹口的底表面作为该基板结构的裸芯片贴合面；
[0008]半导体裸芯片，设于该凹口中，且设于该裸芯片贴合面上，其中该凹口的侧壁与该半导体裸芯片隔开；以及
[0009]中介层，设于该基板结构上，且覆盖该凹口。
[0010]其中，该基板结构包括:
[0011 ]底板部，具有顶表面和底表面，其中，该裸芯片贴合面为该底板部的顶表面的一部分；以及
[0012]支撑部，设于该底板部的顶表面上，且围绕该半导体裸芯片，其中该支撑部的内壁为该凹口的侧壁。
[0013]其中，更包括:底部填充材料，填入该半导体裸芯片与该基板结构之间的间隙。
[0014]其中，更包括:模塑料，填入该凹口，且与该半导体裸芯片直接接触。
[0015]其中，该半导体裸芯片中相对于该裸芯片贴合面的表面自该模塑料暴露出来。
[0016]其中，该模塑料完全覆盖该半导体裸芯片。
[0017]其中，该模塑料填入该中介层与该基板结构之间的空间。
[0018]其中，该半导体裸芯片相对于该裸芯片贴合面的表面与该支撑部相对该裸芯片贴合面的表面齐平，或低于该支撑部相对该裸芯片贴合面的表面。
[0019 ]其中，该底板部及该中介层包括:核心基板或无核心基板。
[0020]其中，该底板部包括:额外的电路结构，该额外的电路结构包括:介电层以及设于该介电层中的导电线路。
[0021]其中，该支撑部包括:介电层以及穿过该介电层的导电结构。
[0022]其中，该底板部的介电层及该支撑部的介电层以包括预浸渍材料、聚亚酰胺、味之素组成薄膜、聚对苯撑苯并双恶唑、聚丙烯或模塑料的材料形成。
[0023]其中，该导电结构包括:导孔、导电柱、或焊接球。
[0024]其中，该中介层接合于该支撑部上。
[0025]其中，该支撑部的外壁与该底板部的侧壁及该中介层的侧壁对齐。
[0026]本发明提供了一种半导体封装体，包括:
[0027]基板结构，具有裸芯片贴合面、中介层贴合面以及凸块贴合面，其中该裸芯片贴合面及该中介层贴合面分别与该凸块贴合面为相反面；
[0028]中介层，设于该基板结构的该中介层贴合面上，其中该基板结构与该中介层共同形成容纳空间；以及
[0029]半导体裸芯片，设于该容纳空间中，且设于该裸芯片贴合面上。
[0030]其中，该裸芯片贴合面与该中介层贴合面并不共平面。
[0031 ]其中，该中介层贴合面与该半导体裸芯片横向隔开。
[0032]其中，该基板结构包括:
[0033]底板部，具有顶表面以及底表面，其中，该裸芯片贴合面为该底板部的顶表面的一部分；以及
[0034]支撑部，具有分别连接该中介层及该底板部的底表面的顶表面及底表面，其中该支撑部的顶表面为该中介层贴合面。
[0035]其中，更包括:底部填充材料，填入该半导体裸芯片与该基板结构之间的间隙。
[0036]其中，更包括:模塑料，填入该容纳空间，且与该半导体裸芯片直接接触。
[0037]其中，该半导体裸芯片相对于该裸芯片贴合面的表面自该模塑料暴露出来。
[0038]其中，该模塑料完全覆盖该半导体裸芯片。
[0039]其中，该模塑料填入该中介层与该基板结构之间的空间。
[0040]其中，该底板部与该支撑部各自分别包括一介电层。
[0041]其中，该底板部的介电层和该支撑部的介电层均以包括预浸渍材料、聚亚酰胺、味之素组成薄膜、聚对苯撑苯并双恶唑、聚丙烯或模塑料的材料形成。
[0042]其中，该支撑部包括:穿过该支撑部的介电层的导电结构，其中该导电结构包括:导孔、导电柱或焊接球。
[0043]其中，该支撑部的内壁与该半导体裸芯片的侧壁隔开。
[0044]其中，该支撑部的外壁与该底板部的侧壁及该中介层的侧壁对齐。
[0045]本发明实施例的有益效果是:
[0046]本发明实施例，由于半导体裸芯片设置在封装基板的凹口中或者设置在封装基板和中介层共同形成的容纳空间中，因此能够提供较小的垂直高度。
【附图说明】
[0047]图1为本发明公开的一些实施例的半导体封装体的横截面示意图。
[0048]图2为本发明公开的另一些实施例的半导体封装体的横截面示意图。
[0049]图3为本发明公开的另一些实施例的半导体封装体的横截面示意图。
[0050]图4A显示了根据本发明公开的一些实施例的半导体封装体的制造方法中的其中一步骤的半导体封装体的横截面示意图。
[0051]图4B显示了根据本发明公开的一些实施例的半导体封装体的制造方法中的其中一步骤的半导体封装体的横截面示意图。
[0052]图4C显示了根据本发明公开的一些实施例的半导体封装体的制造方法中的其中一步骤的半导体封装体的横截面示意图。
【具体实施方式】
[0053]为了使本发明所解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
[0054]在本申请说明书及权利要求当中使用了某些词汇来指称特定的组件。本领域技术人员应可理解，硬件制造商可能会用不同的名词来称呼同一个组件。本说明书及权利要求并不以名称的差异作为区分组件的方式，而是以组件在功能上的差异作为区分的准则。在通篇说明书及权利要求当中所提及的“包括”、“包含”为一开放式的用语，故应解释成“包括(含)但不限定于”。另外，“耦接”一词在此为包括任何直接及间接的电气连接手段。因此，若文中描述第一装置耦接于第二装置，则代表该第一装置可直接电气连接至该第二装置，或透过其它装置或连接手段间接地电气连接至该第二装置。
[0055]本发明公开的一些实施例提供了具有层叠封装结构(Package-on-Packagestructure)的半导体封装体。此半导体封装体包括:凹口基板以及设于其上的中介层。此凹口基板为用以将SOC裸芯片(die)设于其凹口中。而上述中介层为用以将存储器裸芯片接合于其上。使用此凹口基板的半导体封装体可达到低成本、高带宽(high bandwidth)、低功率及快速转换的需求。
[0056]图1为本发明公开的一些实施例的半导体封装体500a的横截面示意图。在本发明公开的一些实施例中，此半导体封装体500a包括SOC封装结构350a及堆叠(stack)于其上的存储器封装结构410。在本发明公开的一些实施例中，此半导体封装体500a为层叠封装半导体封装体。此半导体封装体500a包括至少两个垂直堆叠且设于基材200上的晶圆级(wafer-level)半导体封装体。
[0057]如图1所示，例如为印刷电路板的基材200可包括聚丙稀(polypropyIene)。应注意的是，基材200可为单层结构或多层结构。多个导电垫(未绘示)及/或导电线路(conductivetrace)(未绘示)设于基材200的封装表面202上。在本发明公开的