例如在图5A中，H_ROff与L_ROW的比值为2H: 1L，在图5B中，H_ROff与L_ROff的比值为IH: 1L，在图5C中，H_ROff与L_ROW的比值为2H: 3L，在图中，H_ROff与L_ROW的比值为1H:2L。从图5A至图中可发现，同一集成电路中，电路单元行会以行数比值的态样重复出现。
[0044]请同时参阅图6A至图6D，图6A至图6D皆为本发明集成电路布局结构的电源供应传递示意图。请复参阅图5A至图5D，图6A至图6D对应图5A至图f5D的电路单元行的电源端(50)及地端(60)，由图中可得知，藉由本发明集成电路布局结构，电路单元行的每一电路单元的电源端(50)与地端￠0)得以衔接并传递电源。
[0045]请参阅图7，图7为本发明集成电路布局方法的流程图。图中，集成电路布局方法包括:输入电路图描述文件(Circuit Design Netlist In)(步骤S I)，电路图描述文件具有多个电路单元；将多个电路单元以单元高度做分类(步骤S2)，具有不同的至少二种单元高度，例如将组合逻辑(较简单)中的电路单元INV、电路单元NOR及电路单元AND分类为较矮单元高度，以及将时序逻辑(较复杂)中的电路单元DFF及电路单元Latch分类为较高单元高度；分别计单元高度的电路单元所需的面积(步骤S3);以所需的面积间的比例，作为建立二个电路单元行的数量比例，并建立二个电路单元行，且该二个电路单元行的总面积须与满足第一至第二单元高度的电路单元所需的总面积(步骤S4);将电路单元依其单元高度，放置于二个电路单元行中(APR Placement cell)(步骤S5);自动布局联机(APRNet Routing)(步骤S6);以及从自动布局工具(APR tool)中输出⑶S格式的数据(⑶Sout)(步骤 S7) ο
[0046]在步骤S3计算单元高度的电路单元所需的面积的部分，可藉由手动计算或程序工具依下列原则来计算；手动计算的部分，可以以一程序做计算，例如:电路单元A使用次数X布局电路单元A面积+电路单元B使用次数X布局电路单元B面积+电路单元C使用次数X布局电路单元C面积+…=总面积。
[0047]而自动布局工具计算的部分，为自动计算出来自动布局工具已知布局数据库中的各种电路单元的各别面积然后自动求和，并通知所需面积与现在电路单元行的面积，若电路单元行的面积不够则无法执行下一步骤。在步骤S4中，建立电路单元行的步骤是造出“放置电路单元”所需的电路单元行，以使整个集成电路都能跑联机(net)，但整个集成电路，只有具有电路单元行的地方能放置电路单元，此一步骤在传统流程是由自动布局工具自动产生的，所有的电路单元均是同一单元高度，并由自动布局工具计算出电路图描述文件之中的所有电路单元所需总面积，接下来就以此单一单元高度造出等高的电路单元行来满足总面积，而单一电路单元行的面积当然无法满足全部电路的面积需求，因此自动布局工具所造出的电路单元行会呈现数十至数百行的紧密排列。
[0048]在使用自动布局工具建立电路单元行的时候，因为其所造出的电路单元工具栏只有单一高度，因此此步骤需依据不同种电路单元的高度，用手动或程序制造出不同种高度的电路单元行各一排，而此时电路单元行的面积是不够总面积需求，接下来可采用自动布局工具自动计算所需面积，以得知例如H_R0W面积是多少，而具有H单元高度的电路单元又需要多少面积及目前的L_R0W面积是多少，而具有H单元高度的电路单元又需要多少面积；当得知所需面积后，因还需要满足各自电路单元所需的面积，否则自动布局工具会拒绝执行下一步骤，所以，所以用上述一面积的比值造出重复排列的电路单元行，直到自动布局工具计算出电路单元行以满足于所需的总面积；例如可以在自动布局工具中手动先画出两种电路单元行让自动布局工具提出面积不够的警告，从该警告可得知自动布局工具计算出的所需面积数据，接着以此一面积数据的比值放置电路单元行，可以在自动布局工具中以画图方式完成，或是以文本文件方式完成(订下电路单元行的左下与右上的坐标)，当然还有其他更细致的作法，例如，将此一文本文件可以给下一个同类型的集成电路使用，若是电路单元行太多就删除电路单元行的数目以免造成电路单元摆放松散，而浪费面积。
[0049]在步骤S5中，因现有流程中的电路单元皆为同一单元高度，所以只依据电路单元间的联机关系，来决定电路单元放置位置，其中相关联机的电路单元有可能放在相同的电路单元行附近，但是本发明集成电路布局方法，除了此一现有因素之外，还必须符合具有单元高度H的电路单元只能放在H_R0W，具有单元高度L的电路单元只能放L_R0W ;而一般来说，时序逻辑所需要的面积较大，所以通常会放置于H_R0W，而组合逻辑所需的面积较小，所以通常会放置于L_R0W，在此例子下，时序逻辑面积比上组合逻辑的面积就是即是H_R0W:L_R0W ;另外，比较复杂的电路则不一定只有时序逻辑或组合逻辑，但只要L_R0W单元高度放不下的电路单元，就需改成H_R0W的单元高度。
[0050]以上所述的相关电路单元，及单元高度及电路单元行的数目仅为举例性，而非为限制性者，所述的电路单元及单元高度及电路单元行的数目可做替换。任何未脱离本发明的精神与范畴，而对其进行的等效修改或变更，均应包含于后附的申请专利范围中。
[0051]【符号说明】
[0052]1,1’，I”:电路单元 DF
[0053]2，2’，2”:电路单元 INVl
[0054]3，3’，3”:电路单元 INVl
[0055]5，5 ’，5 ”:电路单元 XORl
[0056]7，7 ’，7 ”:电路单元 NR2
[0057]9,9’，9，，:电路单元 AND_3
[0058]11，11’，11”:电路单元 INV2
[0059]13，13’，13”:电路单元 DLYL3
[0060]15，15，，15”:电路单元 023ND
[0061]21，21’，21”:电路单元 DFR
[0062]23, 23 ’，23 ”:电路单元 DFBB_G
[0063]25，25，，25，，:电路单元 0R_2
[0064]27，27 ’，27 ”:电路单元 AND_3
[0065]29，29 ’，29 ”:电路单元 A42NR
[0066]31，31’，31”:电路单元 A202ND1
[0067]33，33 ’，33 ”:电路单元 A2NR1
[0068]35，35 ’，35 ”:电路单元 A22NR
[0069]50:电源端
[0070]60:地端
[0071]70:第一电路单元行(H_R0W)
[0072]80:第二电路单元行(L_R0W)
[0073]SI ?S7:步骤
【主权项】
1.一种集成电路布局结构，其包括: 第一电路单元行，其具有第一单元高度；以及 第二电路单元行，其具有第二单元高度； 其中，该第一电路单元行与该第二电路单元行彼此毗邻排列于集成电路中，且该第一电路单元行与该第二电路单元行位于不同的行。2.如权利要求1的集成电路布局结构，其特征在于，该第一电路单元行更包括具有该第一单元高度的电路单元，且该第二电路单元行更包括具有该第二单元高度的电路单元。3.如权利要求2的集成电路布局结构，其特征在于，该第一电路单元行与该第二电路单元行的行数比值，是由该集成电路中具有该第一单元高度的电路单元，与具有该第二单元高度的电路单元，分别所需的面积的比值而决定。4.一种集成电路布局结构，其包括: 第一电路单元行，其具有第一单元高度； 第二电路单元行，其具有第二单元高度；以及 第三电路单元行，其具有第三单元高度； 其中，该第一电路单元行、该第二电路单元行与该第三电路单元行彼此毗邻排列于集成电路中，且该第一电路单元行、该第二电路单元行与该第三电路单元行位于不同的行。5.如权利要求4的集成电路布局结构，其特征在于，该第一电路单元行更包括具有该第一单元高度的电路单元，该第二电路单元行更包括具有该第二单元高度的电路单元且该第三电路单元行更包括具有该第三单元高度的电路单元。6.如权利要求5的集成电路布局结构，其特征在于，该第一电路单元行、该第二电路单元行及该第三电路单元行的行数比值，是由该集成电路中具有该第一单元高度的电路单元、具有该第二单元高度的电路单元及具有该第三单元高度的电路单元，分别所需的面积的比值而决定。7.一种集成电路布局方法，其包括: 输入电路图描述文件，该电路图描述文件具有多个电路单元；将该多个电路单元以单元高度做分类，具有不同的N个单元高度； 分别计第I?N单元高度的电路单元所需的面积； 以该所需的面积间的比例，作为建立N个电路单元行的数量比例，并建立该N个电路单元行，且该N个电路单元行的总面积须与满足该第I?N单元高度的电路单元所需的总面积；以及将该电路单元，依其单元高度，放置于该N个电路单元行中。8.如权利要求7的集成电路布局方法，其特征在于，N为2及2以上的自然数。9.如权利要求7的集成电路布局方法，其特征在于，计算该第I?N单元高度的电路单元所需的面积是由手动计算或使用程序工具计算。
【专利摘要】本发明揭露一种集成电路的布局结构及方法，藉由建立具有不同单元高度的电路单元行，来放置具有不同单元高度的电路单元，可使集成电路整体的布局面积得到更好的利用，因而减少因电路单元高度不必要的一致所浪费的布局面积，以增进集成电路的整体集成度。
【IPC分类】H01L27/02
【公开号】CN105702673
【申请号】CN201410706107
【发明人】刘邦俊, 潘宇翔
【申请人】刘邦俊
【公开日】2016年6月22日
【申请日】2014年11月28日