包括鳍结构的半导体器件及其制造方法

包括鳍结构的半导体器件及其制造方法
【专利摘要】一种半导体器件包括FinFET晶体管。FinFET晶体管包括在第一方向上延伸的第一鳍结构、栅极堆叠件以及源极和漏极。栅极堆叠件包括栅电极层和栅极介电层，栅极结构覆盖鳍结构的部分并且在与第一方向垂直的第二方向上延伸。每个源极和漏极均包括设置在鳍结构上方的应力源层。应力源层将应力施加至位于栅极堆叠件下面的鳍结构的沟道层。应力源层穿透至栅极堆叠件的下面。在与第一方向和第二方向垂直的第三方向上的应力源层和位于栅极堆叠件下面的鳍结构之间的垂直界面包括平坦部分。本发明还提供了用于制造半导体器件的方法。
【专利说明】
包括鳍结构的半导体器件及其制造方法
[0001] 相关申请
[0002] 本申请要求2015年2月13日提交的美国临时申请第62/116321号的优先权，其全部 内容结合于此作为参考。
技术领域
[0003] 本发明涉及半导体集成电路，更具体地，涉及具有鳍结构的半导体器件及其制造 工艺。
【背景技术】
[0004] 随着半导体工业已经进入到纳米技术工艺节点以追求更高的器件密度、更高的性 能和更低的成本，来自制造和设计问题的挑战已经导致诸如鳍式场效应晶体管(FinFET)的 三维设计的发展。FinFET器件通常包括具有高高宽比的半导体鳍，并且其中，形成半导体晶 体管器件的源极/漏极区。利用沟道和源极/漏极区的增大的表面区的优势，在鳍结构上方 和沿着鳍结构的侧面(例如，包裹)形成栅极以产生更快、更可靠和更好控制的半导体晶体 管器件。在一些器件中，例如，利用硅锗(SiGe)或碳化硅(SiC)的FinFET的源极/漏极(S/D) 部分中的应变材料可以用于增强载流子迀移率。

【发明内容】

[0005] 根据本发明的一个方面，提供了一种半导体器件，包括：
[0006] 第一 FinFET晶体管，包括：
[0007] 第一鳍结构，在第一方向上延伸；
[0008] 第一栅极堆叠件，包括第一栅电极层和第一栅极介电层，覆盖第一鳍结构的部分 并且在与第一方向垂直的第二方面上延伸;和
[0009] 第一源极和第一漏极，每个第一源极和第一漏极均包括设置在第一鳍结构上方的 第一应力源层，第一应力源层将应力施加至位于第一栅极堆叠件下面的第一鳍结构的沟道 层，
[0010]其中，第一应力源层穿透至第一栅极堆叠件下面，以及
[0011 ]在与第一方向和第二方向垂直的第三方向上的第一应力源层和位于第一栅极堆 叠件下面的第一鳍结构之间的垂直界面包括第一平坦部分。
[0012] 根据本发明的一个实施例，沿着第二方向的位于第一栅极堆叠件下面的第一鳍结 构的宽度W1和沿着第二方向的第一平坦部分的宽度W2满足0.5 X Wl < W2 < W1。
[0013] 根据本发明的一个实施例，W1和W2满足0 · 7 X WH2 < 0 · 95 X W1。
[0014] 根据本发明的一个实施例，沿着第二方向的位于第一栅极堆叠件下面的第一鳍结 构的宽度W1和沿着第二方向的第一平坦部分的宽度W2满足11<12〈11+2\1'，其中，1'是第一 栅极介电层的厚度。
[0015] 根据本发明的一个实施例，第一鳍结构包括Si，并且第一应力源层包括SiC。
[0016] 根据本发明的一个实施例，每个第一源极和第一漏极进一步包括第一覆盖层，第 一覆盖层包括设置在第一应力源层上方的Si。
[0017] 根据本发明的一个实施例，第一鳍结构包括Si，并且第一应力源层包括SiGe。
[0018] 根据本发明的一个实施例，每个第一源极和第一漏极进一步包括第一覆盖层，第 一覆盖层包括设置在第一应力源层上方的Si。
[0019] 根据本发明的另一个方面，提供了一种用于制造半导体器件的方法，包括：
[0020] 在鳍结构上方形成包括栅电极层和栅极介电层的栅极堆叠件，鳍结构的底部由隔 离绝缘层覆盖；
[0021] 通过去除未由栅极堆叠件覆盖的鳍结构的部分和位于栅极堆叠件下面的鳍结构 的部分形成凹进部分，从而使得凹进部分的底部位于隔离绝缘层的上表面下方，并且凹进 部分穿透至栅极堆叠件下面；
[0022]在凹进部分中形成应力源层，其中：
[0023] 鳍结构在第一方向上延伸，并且栅极堆叠件在与第一方向垂直的第二方面上延 伸，以及
[0024] 在形成凹进部分中，在与第一方向和第二方向垂直的第三方向上的位于栅极堆叠 件下面的鳍结构上的凹进部分的垂直端面包括平坦部分。
[0025] 根据本发明的一个实施例，沿着第二方向的位于栅极堆叠件下面的鳍结构的宽度 W1和沿着第二方向的凹进部分的平坦部分的宽度W3满足0.5 X Wl < W3 < W1。
[0026]根据本发明的一个实施例，在形成应力源层之后，应力源层和位于栅极堆叠件下 面的鳍结构之间的垂直界面包括平坦部分。
[0027] 根据本发明的一个实施例，沿着第二方向的位于栅极堆叠件下面的鳍结构的宽度 W1和沿着第二方向的垂直界面的平坦部分的宽度W2满足0.5 X Wl < W2 < W1。
[0028] 根据本发明的一个实施例，沿着第二方向的位于栅极堆叠件下面的鳍结构的宽度 W1和沿着第二方向的垂直界面的平坦部分的宽度W2满足W1 <W2〈W1+2XT，其中，T是栅极介 电层的厚度。
[0029] 根据本发明的一个实施例，形成凹进部分包括各向异性蚀刻和之后的各项同性蚀 刻。
[0030] 根据本发明的又一方面，提供了一种用于制造半导体器件的方法，包括：
[0031] 在第一鳍结构上方形成包括第一栅电极层和第一栅极介电层的第一栅极堆叠件， 第一鳍结构的底部由隔离绝缘层覆盖；
[0032] 在第二鳍结构上方形成包括第二栅电极层和第二栅极介电层的第二栅极堆叠件， 第二鳍结构的底部由隔离绝缘层覆盖；
[0033] 通过形成第一覆盖层覆盖第二栅极堆叠件和第二鳍结构；
[0034] 通过去除未由第一栅极堆叠件覆盖的第一鳍结构的部分和位于第一栅极堆叠件 下面的第一鳍结构的部分来形成第一凹进部分，从而使得第一凹进部分的底部位于隔离绝 缘层的上表面下方，并且第一凹进部分穿透至第一栅极堆叠件下面；
[0035]在凹进部分中形成第一应力源层；
[0036]通过形成第二覆盖层覆盖第一栅极堆叠件和具有第一应力源层的第一鳍结构，并 且通过去除第一覆盖层暴露第二栅极堆叠件和第二鳍结构；
[0037]通过去除未由第二栅极堆叠件覆盖的第二鳍结构的部分和位于第二栅极堆叠件 下面的第二鳍结构的部分形成第二凹进部分，从而使得第二凹进部分的底部位于隔离绝缘 层的上表面下方，并且第二凹进部分穿透至第二栅极堆叠件下面;并且 [0038]在第二凹进部分中形成第二应力源层，其中：
[0039] 第一鳍结构在第一方向上延伸，并且第一栅极堆叠件和第二栅极堆叠件在与第一 方向垂直的第二方向上延伸；
[0040] 在形成第一凹进部分中，在与第一方向和第二方向垂直的第三方向上的位于第一 栅极堆叠件下面的第一鳍结构上的第一凹进部分的垂直端部包括第一平坦部分，以及
[0041] 在形成第二凹进部分中，在第三方向上的位于第二栅极堆叠件下面的第二鳍结构 上的第二凹进部分的垂直端部包括第二平坦部分。
[0042]根据本发明的一个实施例，在形成第一应力源层和第二应力源层之后，第一应力 源层和位于第一栅极堆叠件下面的第一鳍结构之间的第一垂直界面与第二应力源层和位 于第一栅极堆叠件下面的第二鳍结构之间的第二垂直界面中的至少一个包括平坦界面部 分。
[0043]根据本发明的一个实施例，沿着第二方向的平坦界面部分的宽度W2满足0.5 XW1 < W2 < W1，其中，W1是第一鳍结构和第二鳍结构的相应的一个的宽度。
[0044]根据本发明的一个实施例，沿着第二方向的平坦界面部分的宽度W2满足W1 <W2〈 Wl+2 X T，其中，W1是第一鳍结构和第二鳍结构的相应的一个的宽度，并且T是第一栅极介电 层和第二栅极介电层中的相应的一个的厚度。
[0045]根据本发明的一个实施例，形成第一凹进部分和形成第二凹进部分中的至少一个 包括各向异性蚀刻和之后的各项同性蚀刻。
[0046] 根据本发明的一个实施例，包括第一栅极堆叠件的第一 FET具有与包括第二栅极 堆叠件的第二FET不同的导电类型。
【附图说明】
[0047] 当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该强调， 根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚 的讨论，各个部件的尺寸可以任意地增大或减小。
[0048]图1是用于制造具有鳍结构的半导体FET器件(FinFET)的示例性工艺流程图；和 [0049]图2至图17C示出了根据本发明的一个实施例的用于制造 FinFET的示例性工艺。
【具体实施方式】
[0050]应该理解，以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或 实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在 限制本发明。例如，元件的尺寸不限于公开的范围或值，但是可以取决于器件的工艺条件 和/或期望的特性。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第 一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可 以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。为了简单和 清楚，可以以不同的比例任意绘制各个部件。
[0051 ]而且，为便于描述，在此可以使用诸如"在…之下"、"在…下方"、"下部"、"在…之 上"、"上部"等的空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元 件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的 不同方位。装置可以以其他方式定向（旋转90度或在其他方位上），而本文使用的空间相对 描述符可以同样地作相应的解释。此外，术语"由…制成"可以指"包括"或"由…组成"。 [0052]图1是用于制造具有鳍结构的半导体FET(FinFET)的示例性流程图。流程图仅示出 了用于FinFET器件的整个制造工艺的相关部分。应该理解，可以在由图1示出的工艺之前、 期间和之后提供额外的操作，并且对于方法的额外实施例，可以代替或消除下面描述的一 些操作。操作/工艺的顺序可以是可互换的。此外，在美国专利第8,440,517号中公开了用于 在鳍结构中制造具有应变材料(或应力源）的凹进的S/D结构的一般操作，其全部内容结合 于此作为参考。
[0053]在步骤S1001中，在衬底上方制造鳍结构。在步骤S1002中，在鳍结构的部分上方形 成包括栅极介电层和栅电极的栅极结构。在步骤S1003中，通过覆盖层覆盖用于第二类型的 FET(例如，p型FET)的区域以保护第二类型的FET的区域免受随后的用于第一类型的FET(例 如，η型FET)的工艺的影响。在步骤S1004中，使未由栅极结构覆盖的鳍结构凹进。在步骤 S1005中，在鳍结构的凹进部分中形成应力源层。在形成用于第一类型的FET的应力源结构 之后，在步骤S1006中，通过覆盖层覆盖用于第一类型的FET的区域以保护具有应力源结构 的第一类型的FET免受随后的用于第二类型的FET的工艺的影响。在步骤S1007中，使用于第 二类型的FET的未由栅极结构覆盖的鳍结构凹进。在步骤S1008中，在用于第二类型的FET的 鳍结构的凹进部分中形成应力源层。可能首先处理Ρ型FET，然后再处理η型FET。
[0054] 参照图2至图17C，描述了FinFET的示例性制造工艺的细节。
[0055] 图2是根据一个实施例的处于制造工艺的各个阶段的其中一个阶段的具有衬底10 的FinFET器件1的示例性截面图。
[0056] 为了制造鳍结构，通过例如热氧化工艺和/或化学汽相沉积(CVD)工艺在衬底10上 方形成掩模层。例如，衬底10是具有在约1.12 X 1015cnf3和约1.68X 1015cnf3的范围内的杂质 浓度的P型硅衬底。在其他实施例中，衬底10是具有在约〇. 905 X 1015cm_3和约2.34 X 1015cnf3 的范围内的杂质浓度的η型硅衬底。例如，在一些实施例中，掩模层包括衬垫氧化物(例如， 氧化硅)层和氮化硅掩膜层。
[0057] 可选地，衬底10可以包括其他元素半导体，诸如锗;化合物半导体，包括诸如SiC和 SiGe 的 IV-IV 族化合物半导体，诸如 GaAs、GaP、GaN、InP、InAs、InSb、GaAsP、AlGaN、A1 InAs、 AlGaAs、GaInAs、GaInP和/或GalnAsP的III-V族化合物半导体;或它们的组合。在一个实施 例中，衬底10是SOI(绝缘体上硅)衬底的硅层。当使用SOI衬底时，鳍结构可以从SOI衬底的 硅层突出或者可以从SOI衬底的绝缘体层突出。在后面的情况下，SOI衬底的硅层用于形成 鳍结构。诸如非晶Si或非晶SiC的非晶衬底或者诸如氧化硅的绝缘材料也可以用作衬底10。 衬底10可以包括已经合适地掺杂有杂质（例如，P型或η型导电性）的各个区。
[0058] 可以通过使用热氧化或CVD工艺形成衬垫氧化物层。可以通过诸如溅射方法的物 理汽相沉积（PVD)、CVD、等离子体增强化学汽相沉积（PECVD)、大气压化学汽相沉积 (APCVD)、低压CVD (LPCVD)、高密度等离子体CVD (HDPCVD)、原子层沉积(ALD)和/或其他工艺 形成氮化硅掩模层。
[0059] 在一些实施例中，衬垫氧化物层的厚度在约2nm至约15nm的范围内，并且氮化娃掩 膜层的厚度在约2nm至约50nm的范围内。在掩膜层上方进一步形成掩模图案。例如，掩模图 案是通过光刻操作形成的光刻胶图案。
[0060] 通过将掩模图案用作蚀刻掩模，形成衬垫氧化物层101和氮化硅掩膜层102的硬掩 模图案100。在一些实施例中，硬掩模图案100的宽度在约5nm至约40nm的范围内。在特定实 施例中，硬掩模图案100的宽度在约7nm至约12nm的范围内。
[0061] 如图2所示，通过将硬掩模图案100用作蚀刻掩模，通过使用干蚀刻方法和/或湿蚀 刻方法的沟槽蚀刻将衬底10图案化成鳍结构20。鳍结构20的高度(在Z方向上)在约1 OOnm至 约300nm的范围内。在特定实施例中，高度在约50nm至约100nm的范围内。当鳍结构的高度不 均匀时，可以从对应于鳍结构的平均高度的平面测量从衬底的高度。
[0062] 在该实施例中，块状硅晶圆用作起始材料并且构成衬底10。然而，在一些实施例 中，其他类型的衬底可以用作衬底10。例如，绝缘体上硅(SOI)晶圆可以用作起始材料，并且 S0I晶圆的绝缘体层构成衬底10，并且S0I晶圆的硅层用于鳍结构20。
[0063] 如图2所示，分别在第一器件区1A和第二器件区1B中在Y方向上设置彼此邻近的两 个鳍结构20。然而，鳍结构的数量不限于两个。数量可以是一个、三个、四个或五个或更多。 此外，可以邻近鳍结构20的两侧设置多个伪鳍结构的一个以改进图案化工艺中的图案保真 度。鳍结构20的宽度W1在一些实施例中在约5nm至约40nm的范围内，并且在特定实施例中可 以在约7nm至约15nm的范围内。鳍结构20的高度H1在一些实施例中在约100nm至约300nm的 范围内，并且在其他实施例中可以在约50nm至约100nm的范围内。鳍结构20之间的间隔S1在 一些实施例中在约5nm至约80nm的范围内，并且在其他实施例中可以在约7nm至约15nm的范 围内。然而，本领域技术人员将认识到，整个说明书中列举的尺寸和值仅是实例，并且可以 改变为适合不同比例的集成电路。
[0064] 在该实施例中，第一器件区1A用于η型FinFET，并且第二器件区1B用于p型FinFET。 [0065]图3是根据一个实施例的处于制造工艺的各个阶段的一个的具有鳍结构20的 FinFET器件1的示例性截面图。
[0066]如图3所示，隔离绝缘层50形成在衬底10上方以完全覆盖鳍结构20。
[0067] 例如，隔离绝缘层50由通过LPCVD(低压化学汽相沉积）、等离子体CVD或可流动CVD 形成的二氧化硅制成。在可流动CVD中，沉积可流动介电材料，而不是氧化硅。如它们的名字 提到的，可流动介电材料在沉积期间可以"流动"从而以高高宽比填充间隙或间隔。通常地， 将各种化学物质添加至含硅前体以允许沉积的膜流动。在一些实施例中，添加氮氢键。可流 动电介质前体、特别地可流动氧化硅前体的实例包括硅酸盐、硅氧烷、甲基倍半硅氧烷 (MSQ)、氢倍半硅氧烷(HSQ)、MSQ/HSQ、全氢硅氮烷(TCPS)、全氢聚硅氮烷(PSZ)、正硅酸乙酯 (TE0S)或诸如三硅烷胺(TSA)的硅烷胺。在多个操作工艺中形成这些可流动的氧化硅材料。 在沉积可流动膜之后，固化并且然后退火可流动膜以去除不期望的元素，从而形成氧化硅。 当去除不期望的元素时，可流动膜致密并且缩小。在一些实施例中，进行多个退火工艺。在 诸如在从约l〇〇〇°C至约1200°C的范围内的温度下，固化和退火可流动膜多于一次并且持续 延长的时间，诸如总共30小时或以上。可以通过使用S0G形成隔离绝缘层50。在一些实施例 中，Si0、Si0N、Si0CN或氟掺杂的硅酸盐玻璃(FSG)可以用作隔离绝缘层50。
[0068]图4是根据一个实施例的处于制造工艺的各个阶段的一个的具有鳍结构20的 FinFET器件1的示例性截面图。
[0069]在形成隔离绝缘层50之后，实施平坦化操作以去除隔离绝缘层50的部分和掩模层 100(衬垫氧化物层101和氮化硅掩模层102)。然后，如图4所示，进一步去除隔离绝缘层50， 从而使得暴露将变成沟道层的鳍结构20的上部。平坦化操作可以包括化学机械抛光(CMP) 和/或回蚀刻工艺。
[0070] 在至少一个实施例中，可以使用湿工艺去除氮化硅层102,湿工艺使用热H3P〇4,同 时可以使用稀释的HF酸去除衬垫氧化物层101 (如果由氧化硅形成）。在一些可选实施例中， 可以在使隔离绝缘层50凹进之后实施掩模层100的去除。
[0071] 在特定实施例中，可以使用湿蚀刻工艺实施部分地去除隔离绝缘层50,例如，通过 将衬底浸没在氢氟酸(HF)中。在另一实施例中，可以使用干蚀刻工艺实施部分地去除隔离 绝缘层50，例如，将CHF 3或BF3用作蚀刻气体的干蚀刻工艺。
[0072] 在形成隔离绝缘层50之后，可以实施热工艺（例如，退火工艺）以改进隔离绝缘层 50的质量。在特定实施例中，在例如N2、Ar或He环境的惰性气体环境中，在约900°C至约1050 °C的范围内的温度下，通过使用快速热退火(RTA)实施热工艺约1.5秒至约10秒。
[0073]图5是根据一个实施例的处于制造工艺的各个阶段的一个的具有鳍结构20的 FinFET器件1的示例性截面图。图6A和图6B是沿着鳍结构延伸的方向（X方向）的示例性截面 图。
[0074]在隔离绝缘层50和暴露的鳍结构20上方形成栅极介电层105和多晶硅层，以及然 后实施图案化操作以获得包括由多晶硅制成的栅电极层110A和110B以及栅极介电层105的 栅极堆叠件。在一些实施例中，通过使用包括氮化硅层201和氧化物层202的硬掩模200,实 施多晶硅层的图案化。在其他实施例中，层201可以是氧化硅，而层202可以是氮化硅。栅极 介电层105可以是通过00)、？￥0^0)、电子束蒸发或其他合适的工艺形成的氧化硅。在一些 实施例中，栅极介电层105可以包括氮化娃、氮氧化娃或高k电介质。高k电介质包括金属氧 化物。用于高k电介质的金属氧化物的实例包括Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、 ?1'、制、3111411、6(1、1'13、〇7、!1〇41'、1'111、￥13、1^1的氧化物和/或它们的组合。在一些实施例中，栅 极介电层的厚度在约lnm至5nm的范围内。
[0075]在一些实施例中，栅电极层110A和110B可以包括单层或多层结构。在本实施例中， 栅电极层110A和110B可以包括多晶硅。此外，栅电极层110A和110B可以是具有均匀或非均 匀掺杂的掺杂的多晶硅。在一些可选实施例中，栅电极层110A和110B可以包括诸如Al、Cu、 W、Ti、Ta、TiN、TiAl、TiAlN、TaN、NiSi、CoSi的金属、具有与衬底材料匹配的功函数的其他导 电材料或它们的组合。可以使用诸如六0)、00)、？￥0、镀或它们的组合的合适的工艺形成栅电 极层110A和110B。
[0076] 在本实施例中，在一些实施例中，栅电极层110A和110B的宽度W2在约30nm至约 60nm的范围内。
[0077] 此外，在栅电极层110A和110B的两侧处也形成侧壁绝缘层80。侧壁绝缘层80可以 包括氧化硅、氮化硅、氮氧化硅或其他合适的材料。侧壁绝缘层80可以包括单层或多层结 构。可以通过CVD、PVD、ALD或其他合适的技术形成侧壁绝缘层的毯状层。然后，对侧壁绝缘 层实施各向异性蚀刻以在栅极堆叠件的两侧上形成一对侧壁绝缘层(间隔件)80。在一些实 施例中，侧壁绝缘层80的厚度在约5nm至约15nm的范围内。在特定实施例中，在这个阶段可 以不形成侧壁绝缘层80。
[0078] 图7A和图7B是根据一个实施例的处于制造工艺的各个阶段的一个的具有位于鳍 结构上方的栅极结构的FinFET器件1的示例性截面图，而图7C是该FinFET器件1的示例性立 体图。
[0079] 如图7A至图7C所示，在第一和第二器件区中的栅极结构和鳍结构上方形成覆盖层 120。在一些实施例中，覆盖层120可以包括厚度在约5nm至约15nm的范围内的氮化硅。
[0080] 图8A和图8B是根据一个实施例的处于制造工艺的各个阶段的一个的具有位于鳍 结构上方的栅极结构的FinFET器件1的示例性截面图，而图8C是该FinFET器件1的示例性立 体图。
[0081] 如图8A至图8C所示，在覆盖层上方形成掩蔽层130,并且通过使用光刻工艺在掩蔽 层130上方形成另一掩模图案135。如图8B和图8C所示，掩模图案135覆盖第二器件区1B。掩 蔽层130可以包括有机材料。在一些实施例中，掩蔽层包括用于光刻工艺的底部抗反射涂层 (BARC)的材料。掩模图案13 5可以包括光刻胶。
[0082]图9A和图9B是根据一个实施例的处于制造工艺的各个阶段的一个的具有位于鳍 结构上方的栅极结构的FinFET器件1的示例性截面图。
[0083]通过使用掩模图案135,蚀刻掩蔽层130,并且通过使用蚀刻的掩蔽层，蚀刻第一器 件区中的覆盖层120。如图9A和图9B所示，去除第一器件区1A中的覆盖层120，而覆盖层仍覆 盖第二器件区1B以保护第二器件区免受随后的用于第一器件区的工艺的影响。在一些实施 例中，在第二器件区1B上方形成光刻胶的单层，并且通过将光刻胶层用作掩模，蚀刻覆盖层 120。在蚀刻覆盖层120之后，去除掩蔽层130(和掩模图案135,如果掩模图案135保留）。 [0084]图10A和图10B是根据一个实施例的处于制造工艺的各个阶段的一个的具有鳍结 构20的FinFET器件1的示例性截面图。
[0085] 使未由栅极结构覆盖的鳍结构20的部分凹进以形成鳍结构20的凹进部分140A。形 成凹进部分140A，使得顶面141A位于隔离绝缘层50的顶面51下方。
[0086]在特定实施例中，将该对侧壁绝缘层80用作硬掩模，实施偏置的蚀刻工艺以使未 被保护或暴露的鳍结构20的顶面凹进以形成凹进部分140A。
[0087] 如图10A和图10C所示，也蚀刻位于栅极堆叠件下方的鳍结构20的部分。在一些实 施例中，深度D1可以在约5nm至约10nm的范围内。端部142A可以位于侧壁绝缘层80下方，或 者在一些其他实施例中，端部142A可以位于栅电极层110A下方。
[0088]在本发明的一个实施例中，调整凹槽蚀刻工艺中的蚀刻条件以实现用于端部142A 的期望的轮廓。例如，随着改变功率和/或偏置条件，使用利用包括CH4、CHF3、02、HBr、He、 C12、NF3和/或犯的工艺气体的转换耦合等离子体(TCPhTCP蚀刻包括各向异性蚀刻和随后 的各项同性蚀刻。在各项同性蚀刻中，偏置电压设置为小于各向异性蚀刻中的偏置电压。
[0089] 在一个实施例中，按照以下两个条件实施各向异性蚀刻。条件2下的蚀刻在条件1 下的蚀刻之后。
[0090]
[0091 ] 如图11A和图11B所示，通过第一和第二各向异性蚀刻工艺，鳍结构凹进。如图1 ΙΑ 和图11Β所示，位于栅极堆叠件下方的凹进部分140Α的端部142Α的端部轮廓具有大致圆形 形状。
[0092] 此外，在以下条件下实施各项同性蚀刻。
[0093]
?〇〇94?如图12Α和图12Β所示，通过各项同性蚀刻，位于栅极堆叠件下方的凹进部分的端 部轮廓142Α具有平坦表面143Α。
[0095] 沿着Υ方向的位于凹进部分140Α中的鳍结构20的表面处的平坦部分的宽度W4可以 在约0.5 X Wl < W4 < W1 (鳍结构20的宽度）的范围内。在一些实施例中，W4在约0.7 X Wl < W4 的范围内。
[0096] 应该注意，在凹槽蚀刻期间，也蚀刻设置在鳍结构20的侧面上的栅极介电层105。
[0097] 图13Α和图13Β是根据一个实施例的处于制造工艺的各个阶段的一个的具有位于 鳍结构上方的栅极结构的FinFET器件1的示例性截面图，而图13C是该FinFET器件1的示例 性立体图。
[0098] 在凹进部分140A中，形成第一应力源层300。可以通过在凹进部分140A上方和在隔 离绝缘层50之上选择性生长应变材料来形成第一应力源层300。由于应变材料的晶格常数 与鳍结构20和衬底10不同，所以使鳍结构20的沟道区产生应变或应力以增大器件的载流子 迀移率以及增强器件性能。
[0099] 在至少一个实施例中，诸如碳化硅(SiC)的应力源层300是通过LPCVD工艺外延生 长的以形成η型FinFET的源极区和漏极区。在一些实施例中，使用Si3H8和SiH 3CH作为反应气 体，在约400°C至800°C的温度和约1托至200托的压力下实施LPCVD工艺。
[0100] 在本实施例中，第一应力源层300的选择性生长继续，直到材料300从凹进部分 140A的底部垂直地延伸从约10nm至100nm的范围内的距离并且在隔离绝缘层50的顶面上方 水平地延伸。形成的第一应力源层300对应于η型FinFET的源极/漏极。
[0101] 当栅极堆叠件下面的凹进部分140A的端部轮廓包括如图12A和图12B所示的平坦 表面143A时，应力源层300和鳍结构20之间的界面也具有平坦表面。更具体地，如图13D至图 13G所示，界面可以包括平坦表面146和圆形部分147。在一些实施例中，平坦表面146的宽度 W4 '大于0.5 X W1 (鳍结构20的宽度)并且等于或小于W1。在特定实施例中，W4 '为约0.7 X W1 或以上，并且在一些其他实施例中，W4'为约0.8 X W1或以上。W4'的最大值等于或小于W1，并 且在一些实施例中，为0.9 XW1或以下，并且在一些其他实施例中，W4'为约0.95 XW1或以 下。
[0102] 在特定实施例中，平坦部分的宽度W4'大于W1并且小于W1'（=W1+鳍结构的两侧上 的栅极介电层105的厚度）。
[0103] 宽度W4变得越大，应力源层300更有效地将应力施加至沟道层。
[0104]此外，在一些实施例中，在第一应力源层300上方形成覆盖层310。当第一应力源层 300是SiC时，覆盖层310是通过LPCVD工艺外延生长的Si。覆盖层310增强通过第一应力源层 300对沟道层的应力的施加。
[0105] 在形成第一器件区1A(例如，η型FinFET)中的FinFET之后，以与第一器件区类似的 方式处理第二器件区1B中的FinFET。
[0106] 图14A和图14B是根据一个实施例的处于制造工艺的各个阶段的一个的具有鳍结 构20的FinFET器件1的示例性截面图，而图14C是该FinFET器件1的示例性立体图。
[0107] 类似于图7A和图7B，在第一和第二器件区中的栅极结构和鳍结构上方形成覆盖层 140。在一些实施例中，覆盖层140可以包括厚度在约5nm至约15nm的范围内的氮化硅。
[0108] 类似于图8A至图8C，在覆盖层140上方形成掩蔽层150,并且通过光刻工艺在掩蔽 层150上方形成另一掩模图案155。掩模图案155覆盖如图14A和图14C所示的第一器件区1A。 掩蔽层150可以包括有机材料。在一些实施例中，掩蔽层150包括用于光刻工艺的底部抗反 射涂层(BARC)的材料。掩模图案155可以包括光刻胶。
[0109] 图15A和图15B是根据一个实施例的处于制造工艺的各个阶段的一个的具有鳍结 构20的FinFET器件1的示例性截面图.
[0110] 类似于图9A和图9B，通过使用掩模图案155,蚀刻掩蔽层150,并且通过使用蚀刻的 掩蔽层150,蚀刻第二器件区中的覆盖层120和140。如图15A和图15B所示，去除第二器件区 1B中的覆盖层120和140,而覆盖层140仍覆盖第一器件区1A以保护第一器件区免受随后的 用于第二器件区的工艺的影响。在一些实施例中，在第一器件区1A上方形成光刻胶的单层， 并且通过使用光刻胶层，蚀刻第二器件区中的覆盖层120和140。在蚀刻覆盖层120和140之 后，去除掩蔽层150(和掩模图案155,如果掩模图案155保留）。
[0111] 图16A和图16B是根据一个实施例的处于制造工艺的各个阶段的一个的具有鳍结 构20的FinFET器件1的示例性截面图，而图16C是该FinFET器件1的示例性立体图。
[0112] 类似于图10A，蚀刻第二器件区中的位于栅极结构下面的鳍结构20的部分。在一些 实施例中，深度D2可以在约5nm至约10nm的范围内。端部142B可以位于侧壁绝缘层80下面， 或者在一些实施例中，端部142B可以位于栅电极层110B下面。
[0113] 在本实施例中，调整蚀刻工艺中的蚀刻条件以实现用于凹进部分140B的期望轮 廓。类似于用于凹进部分140A的凹槽蚀刻，使用各项异性蚀刻和之后的各项同性蚀刻。如图 12A和图12B所示，通过使用各项同性蚀刻，位于栅极结构下面的凹进部分的端部轮廓142B 可以包括平坦表面143A。
[0114] 图17A和图17B是根据一个实施例的处于制造工艺的各个阶段的一个的具有位于 鳍结构上方的栅极结构的FinFET器件1的示例性截面图，而图17C是该FinFET器件1的示例 性立体图。
[0115] 在凹进部分140B中，形成第二应力源层305。可以通过在凹进部分140B上方和在隔 离绝缘层50之上选择性地生长应变材料来形成第二应力源层305。由于第二应变材料的晶 格常数与鳍结构20和衬底10不同，使鳍结构20的沟道区产生应变或应力以增大器件的载流 子迀移率和增强器件性能。
[0116] 在至少一个实施例中，诸如硅锗(SiGe)的第二应力源层305是通过LPCVD工艺外延 生长的以形成P型FinFET的源极区和漏极区。在一些实施例中，使用SiH4和GeH4作为反应气 体，在约400°C至800°C的温度和约1托至200托的压力下实施LPCVD工艺。
[0117] 在本实施例中，第二应力源层305的选择性生长继续，直到材料305从凹进部分 140B的底部垂直地延伸从约10nm至100nm的范围内的距离并且在隔离绝缘层50的顶面上方 横向地延伸。形成的第二应力源层305对应于p型FinFET的源极/漏极。
[0118]当栅极堆叠件下面的凹进部分140B的轮廓142B包括类似于图12A和图12B的平坦 表面时，第二应力源层305和鳍结构20之间的界面也具有平坦表面。更具体地，类似于图 13G，界面可以包括平坦表面和圆形部分。在一些实施例中，平坦表面的宽度大于0.5 XW1 (鳍结构20的宽度)并且小于W1。在特定实施例中，平坦表面的宽度为约0.7 XW1或以上，并 且在一些其他实施例中，平坦表面的宽度为约0.8 XW1或以上。平坦表面的宽度的最大值小 于W1，并且在一些实施例中，为0.9 XW1或以下，并且在一些实施例中，为约0.95 XW1或以 下。
[0119]平坦表面的宽度变得越大，第二应力源层305更有效地将应力施加至沟道层。
[0120]此外，在一些实施例中，在第二应力源层305上方形成第二覆盖层315。当第二应力 源层305是SiGe时，第二覆盖层315是通过LPCVD工艺外延生长的Si。第二覆盖层315增强通 过第二应力源层305对沟道层的应力的施加。
[0121] 应该理解，第一和第二器件区中的FinFET可以经受进一步的CMOS工艺以形成诸如 接触件/通孔、互连金属层、介电层、钝化层等的各种部件。更改的绝缘和应变结构在FinFET 的沟道区内提供了给定量的应变，从而增强了器件性能。
[0122] 本文中描述的各个实施例或实例提供了优于现有领域的若干优势。例如，通过在 应力源层和位于栅极堆叠件下面的鳍结构之间的界面中提供平坦部分，将应力更适当地施 加至沟道层。特别地，平坦界面的宽度变得越大，应力源层更适当地将应力施加至沟道层。
[0123] 将理解，本文中不必讨论所有的优势，没有特定优势对于所有的实施例或实例都 是必需的，并且其他实施例或实例可以提供不同的优势。
[0124] 根据本发明的一个方面，一种半导体器件包括第一 FinFET晶体管。第一 FinFET晶 体管包括在第一方向上延伸的第一鳍结构、第一栅极堆叠件以及第一源极和漏极。第一栅 极堆叠件包括第一栅电极层和第一栅极介电层，覆盖第一鳍结构的部分并且在与第一方向 垂直的第二方面上延伸。每个第一源极和第一漏极均包括设置在第一鳍结构上方的第一应 力源层。第一应力源层将应力施加至位于第一栅极堆叠件下面的第一鳍结构的沟道层。第 一应力源层穿透至第一栅极堆叠件下面。在与第一方向和第二方向垂直的第三方向上的第 一应力源层和位于第一栅极堆叠件下面的第一鳍结构之间的垂直界面包括第一平坦部分。
[0125] 根据本发明的另一方面，一种用于制造半导体器件的方法包括在鳍结构上方形成 包括栅电极层和栅极介电层的栅极堆叠件。鳍结构的底部由隔离绝缘层覆盖。通过去除未 由栅极堆叠件覆盖的鳍结构的部分和位于栅极堆叠件下面的鳍结构的部分形成凹进部分。 在形成凹进部分之后，凹进部分的底部位于隔离绝缘层的上表面下方，并且凹进部分穿透 至栅极堆叠件下面。在凹进部分中形成应力源层。鳍结构在第一方向上延伸，并且栅极堆叠 件在与第一方向垂直的第二方面上延伸。在形成凹进部分中，在与第一方向和第二方向垂 直的第三方向上的位于栅极堆叠件下面的鳍结构上的凹进部分的垂直端面包括平坦部分。
[0126] 根据本发明的另一方面，一种用于制造半导体器件的方法包括在第一鳍结构上方 形成包括第一栅电极层和第一栅极介电层的第一栅极堆叠件，第一鳍结构的底部由隔离绝 缘层覆盖。在第二鳍结构上方形成包括第二栅电极层和第二栅极介电层的第二栅极堆叠 件。第二鳍结构的底部由隔离绝缘层覆盖。通过形成第一覆盖层覆盖第二栅极堆叠件和第 二鳍结构。通过去除未由第一栅极堆叠件覆盖的第一鳍结构的部分和位于第一栅极堆叠件 下面的第一鳍结构的部分来形成第一凹进部分。第一凹进部分的底部而位于隔离绝缘层的 上表面下方，并且第一凹进部分穿透至第一栅极堆叠件下面。在凹进部分中形成第一应力 源层。然后，通过形成第二覆盖层覆盖第一栅极堆叠件和具有第一应力源层的第一鳍结构， 并且通过去除第一覆盖层暴露第二栅极堆叠件和第二鳍结构。通过去除未由第二栅极堆叠 件覆盖的第二鳍结构的部分和位于第二栅极堆叠件下面的第二鳍结构的部分形成第二凹 进部分。第二凹进部分的底部位于隔离绝缘层的上表面下方，并且第二凹进部分穿透至第 二栅极堆叠件下面。在第二凹进部分中形成第二应力源层。第一鳍结构在第一方向上延伸， 并且第一栅极堆叠件和第二栅极堆叠件在于第一方向垂直的第二方向上延伸。在形成第一 凹进部分中，在与第一方向和第二方向垂直的第三方向上的位于第一栅极堆叠件下面的第 一鳍结构上的第一凹进部分的垂直端部包括第一平坦部分。在形成第二凹进部分中，在第 三方向上的位于第二栅极堆叠件下面的第二鳍结构上的第二凹进部分的垂直端部包括第 二平坦部分。
[0127]上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方 面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实 施与本文所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人 员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精 神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。
【主权项】
1. 一种半导体器件，包括： 第一 FinFET晶体管，包括： 第一鳍结构，在第一方向上延伸； 第一栅极堆叠件，包括第一栅电极层和第一栅极介电层，覆盖所述第一鳍结构的部分 并且在与所述第一方向垂直的第二方面上延伸;和 第一源极和第一漏极，每个所述第一源极和所述第一漏极均包括设置在所述第一鳍结 构上方的第一应力源层，所述第一应力源层将应力施加至位于所述第一栅极堆叠件下面的 所述第一鳍结构的沟道层， 其中，所述第一应力源层穿透至所述第一栅极堆叠件下面，以及 在与所述第一方向和所述第二方向垂直的第三方向上的所述第一应力源层和位于所 述第一栅极堆叠件下面的所述第一鳍结构之间的垂直界面包括第一平坦部分。2. 根据权利要求1所述的半导体器件，其中，沿着所述第二方向的位于所述第一栅极堆 叠件下面的所述第一鳍结构的宽度Wl和沿着所述第二方向的所述第一平坦部分的宽度W2 i^&0.5XWl<W2<Wl。3. 根据权利要求2所述的半导体器件，其中，Wl和W2满足0.7 XWl < W2 < 0.95 XWl。4. 根据权利要求1所述的半导体器件，其中，沿着所述第二方向的位于所述第一栅极堆 叠件下面的所述第一鳍结构的宽度Wl和沿着所述第二方向的所述第一平坦部分的宽度W2 满足11<12〈11+2\1'，其中，1'是所述第一栅极介电层的厚度。5. 根据权利要求1所述的半导体器件，其中，所述第一鳍结构包括Si，并且所述第一应 力源层包括SiC。6. 根据权利要求5所述的半导体器件，其中，每个所述第一源极和所述第一漏极进一步 包括第一覆盖层，所述第一覆盖层包括设置在所述第一应力源层上方的Si。7. 根据权利要求1所述的半导体器件，其中，所述第一鳍结构包括Si，并且所述第一应 力源层包括SiGe。8. 根据权利要求7所述的半导体器件，其中，每个所述第一源极和所述第一漏极进一步 包括第一覆盖层，所述第一覆盖层包括设置在所述第一应力源层上方的Si。9. 一种用于制造半导体器件的方法，包括： 在鳍结构上方形成包括栅电极层和栅极介电层的栅极堆叠件，所述鳍结构的底部由隔 离绝缘层覆盖； 通过去除未由所述栅极堆叠件覆盖的所述鳍结构的部分和位于所述栅极堆叠件下面 的所述鳍结构的部分形成凹进部分，从而使得所述凹进部分的底部位于所述隔离绝缘层的 上表面下方，并且所述凹进部分穿透至所述栅极堆叠件下面； 在所述凹进部分中形成应力源层，其中： 所述鳍结构在第一方向上延伸，并且所述栅极堆叠件在与所述第一方向垂直的第二方 面上延伸，以及 在形成所述凹进部分中，在与所述第一方向和所述第二方向垂直的第三方向上的位于 所述栅极堆叠件下面的所述鳍结构上的所述凹进部分的垂直端面包括平坦部分。10. -种用于制造半导体器件的方法，包括： 在第一鳍结构上方形成包括第一栅电极层和第一栅极介电层的第一栅极堆叠件，所述 第一鳍结构的底部由隔离绝缘层覆盖； 在所述第二鳍结构上方形成包括第二栅电极层和第二栅极介电层的第二栅极堆叠件， 所述第二鳍结构的底部由所述隔离绝缘层覆盖； 通过形成第一覆盖层覆盖所述第二栅极堆叠件和所述第二鳍结构； 通过去除未由所述第一栅极堆叠件覆盖的所述第一鳍结构的部分和位于所述第一栅 极堆叠件下面的所述第一鳍结构的部分来形成第一凹进部分，从而使得所述第一凹进部分 的底部位于所述隔离绝缘层的上表面下方，并且所述第一凹进部分穿透至所述第一栅极堆 叠件下面； 在所述凹进部分中形成第一应力源层； 通过形成第二覆盖层覆盖所述第一栅极堆叠件和具有所述第一应力源层的所述第一 鳍结构，并且通过去除所述第一覆盖层暴露所述第二栅极堆叠件和所述第二鳍结构； 通过去除未由所述第二栅极堆叠件覆盖的所述第二鳍结构的部分和位于所述第二栅 极堆叠件下面的所述第二鳍结构的部分形成第二凹进部分，从而使得所述第二凹进部分的 底部位于所述隔离绝缘层的上表面下方，并且所述第二凹进部分穿透至所述第二栅极堆叠 件下面;并且 在所述第二凹进部分中形成第二应力源层，其中： 所述第一鳍结构在第一方向上延伸，并且所述第一栅极堆叠件和所述第二栅极堆叠件 在与第一方向垂直的第二方向上延伸； 在形成所述第一凹进部分中，在与所述第一方向和所述第二方向垂直的第三方向上的 位于所述第一栅极堆叠件下面的所述第一鳍结构上的所述第一凹进部分的垂直端部包括 第一平坦部分，以及 在形成所述第二凹进部分中，在所述第三方向上的位于所述第二栅极堆叠件下面的所 述第二鳍结构上的所述第二凹进部分的垂直端部包括第二平坦部分。
【文档编号】H01L29/78GK105895697SQ201510843655
【公开日】2016年8月24日
【申请日】2015年11月27日
【发明人】张哲诚, 林志忠, 林志翰
【申请人】台湾积体电路制造股份有限公司