驱动器架构及其驱动方法
【专利摘要】一种驱动器架构，包括串接的多个驱动器。一第i个驱动器包括一读取电路、一设定电路、一时钟产生器以及一数据输入/输出起始信号(DIO)产生电路。读取电路依据多个读取脉冲读取一第(i-1)个驱动器输出的第(i)数据起始信号(DIO[i])，第(i)数据起始信号(DIO[i])包括一第(i-1)个驱动器的第(i-1)设定与一第i触发脉冲，第i触发脉冲启动第i个驱动器。设定电路设定第i个驱动器的第i设定。时钟产生器产生启动一第(i+1)个驱动器的一第(i+1)触发脉冲。数据输入/输出起始信号产生电路输出一第(i+1)数据输入/输出起始信号至第(i+1)个驱动器，第(i+1)数据输入/输出起始信号(DIO[i+1])包括第i设定与第(i+1)触发脉冲。
【专利说明】驱动器架构及其驱动方法
【技术领域】
[0001]本发明是有关于一种驱动器架构及其驱动方法。
【背景技术】
[0002]在传统液晶显示器模块的架构中，各个源极驱动器之间或各个栅极驱动器之间仅利用数据输入/输出起始信号(DIO)信号相串接。每一个驱动器接收上一级驱动器传送来的数据输入/输出起始信号(DIO)以被启动，并在工作结束时传送自身产生的数据输入/输出起始信号(DIO)至下一级驱动器。在这样的架构中，各个驱动器之间如果要进行信息传送或是设定则必须利用额外的驱动器脚位来完成，导致成本提高。
【发明内容】
[0003]本发明是有关于一种驱动器架构及其驱动方法，通过在驱动器内置读取电路与数据输入/输出起始信号(DIO)产生电路，故可不改变现有架构而提升驱动器的功能。
[0004]根据本发明的第一方面，提出一种驱动器架构，包括串接的多个驱动器，其中一第i个驱动器包括一读取电路、一设定电路、一时钟产生器以及一数据输入/输出起始信号(DIO)产生电路，i为大于I的正整数。读取电路用以依据多个读取脉冲读取一第(1-Ι)个驱动器所输出的一第(i)数据输入/输出起始信号，第(i)数据输入/输出起始信号包括(1-Ι)个驱动器的第(1-Ι)设定与一第i触发脉冲，第i触发脉冲用以启动第i个驱动器。设定电路用以设定第i个驱动器的第i设定。时钟产生器用以产生启动一第(i+1)个驱动器的一第(i+1)触发脉冲。数据输入/输出起始信号产生电路用以输出一第(i+1)数据输入/输出起始信号至第(i+1)个驱动器，第i数据输入/输出起始信号包括第i设定与第(i+1)触发脉冲。
[0005]根据本发明的第二方面，提出一种驱动器架构的驱动方法，驱动器架构包括串接的多个驱动器，其中一第i个驱动器包括一读取电路、一设定电路、一时钟产生器以及一数据输入/输出起始信号(DIO)产生电路，i为大于I的正整数。驱动器架构的驱动方法包括下列步骤。利用读取电路以依据多个读取脉冲读取一第(1-1)个驱动器所输出的一第(i)数据输入/输出起始信号，第(i)数据输入/输出起始信号(DIO)包括(1-Ι)个驱动器的第(1-Ι)设定与一第i触发脉冲，第i触发脉冲用以启动第i个驱动器。利用设定电路以设定第i个驱动器的第i设定。利用时钟产生器以产生启动一第(i+1)个驱动器的一第(i+1)触发脉冲。利用数据输入/输出起始信号产生电路以输出一第(i+1)数据输入/输出起始信号(DIO)至第(i+1)个驱动器，第(i+1)数据输入/输出起始信号(DIO)包括第i设定与第(i+Ι)触发脉冲。
[0006]为了对本发明的上述及其它方面有更佳的了解，下文特举一实施例，并配合所附图式，作详细说明如下。
【专利附图】
【附图说明】[0007]图1绘示依照一实施例的时钟控制器及驱动器架构的示意图。
[0008]图2绘示依照一实施例的驱动器的功能方块图。
[0009]图3绘示依照一实施例的驱动器的波形图。
[0010]图4绘示依照一第一实施例的驱动器的波形图。
[0011]图5绘示依照一第二实施例的驱动器的波形图。
[0012]图6绘示依照一第三实施例的驱动器的波形图。
[0013]图7其绘示依照一传统的源极驱动器的示意图。
[0014]图8绘示依照一第四实施例的驱动器的波形图。
[0015][主要元件标号说明]
[0016]10:时钟控制器102~108:驱动器
[0017]IOX:驱动器210:读取电路
[0018]220:设定电路230:时钟产生器
[0019]240:数据输入/输出起始信号产生电路
【具体实施方式】
[0020]本发明所提出的驱动·器架构及其驱动方法，通过在驱动器内置读取电路与数据输入/输出起始信号(DIO)产生电路，故可利用各个驱动器间的数据输入/输出起始信号线进行额外的信息传递或设定，不需改变现有架构并能提升驱动器的功能。
[0021]本发明提出一种驱动器架构，包括串接的多个驱动器，其中一第i个驱动器包括一读取电路、一设定电路、一时钟产生器以及一数据输入/输出起始信号(DIO)产生电路，i为大于I的正整数。读取电路依据多个读取脉冲读取一第(1-Ι)个驱动器所输出的一第
(i)数据输入/输出起始信号(DIO)，第(i)数据输入/输出起始信号(DIO)包括(1-Ι)个驱动器的第(1-1)设定与一第i触发脉冲，第i触发脉冲启动第i个驱动器。
[0022]设定电路设定第i个驱动器的第i设定。时钟产生器产生启动一第(i+1)个驱动器的一第(i+1)触发脉冲。数据输入/输出起始信号(DIO)产生电路输出一第(i+1)数据输入/输出起始信号(DIO)至第(i+1)个驱动器，第(i+1)数据输入/输出起始信号(DIO)包括第i设定与第(i+Ι)触发脉冲。其中，此些第i设定位于一设定周期(configurationperiod),此些第(i+1)触发脉冲位于一正常操作周期(normal operation period)。
[0023]请参照图1，其绘不依照 Mlvds (mult1-point Low-voltage differentialsignaling，多点低压差分信号)界面为实施例的时钟控制器及驱动器架构的示意图。于图1中，兹举驱动器架构包括串接的4个驱动器102~108为例以简化说明，然并不限于此。驱动器102~108例如为源极驱动器或门极驱动器。时钟控制器10可视用途以输出一时钟信号CLK和一组数据信号Data至4个驱动器102~108，并输出其它控制信号(ControlSignal)至4个驱动器102~108，本图所示的Y_D101为数据输入起始信号，Y_D102为数据输出起始信号，Y为1、2、3或4。
[0024]请参照图2，其绘示依照一实施例的驱动器的功能方块图。驱动器10X包括一读取电路210、一设定电路220、一时钟产生器230以及一数据输入/输出起始信号(DIO)产生电路240，X为2、4、6或8。第I个驱动器102的读取电路210接收一工作电压VCC以启动第I个驱动器102 ;第I个驱动器102的设定电路220设定第I个驱动器102的第I设定；第I个驱动器102的时钟产生器230产生启动第2个驱动器104的第2触发脉冲；第I个驱动器102的数据输入/输出起始信号(DIO)产生电路240输出第2数据输入/输出起始信号(1_D102)至第2个驱动器104的2_D101输入端，第2数据输入/输出起始信号包括第I设定与第2触发脉冲。
[0025]第2个驱动器104的读取电路210依据多个读取脉冲读取第I个驱动器102所输出的第2数据输入/输出起始信号(1_D102);第2个驱动器104的设定电路220设定第2个驱动器104的第2设定。第2个驱动器104的时钟产生器230产生启动第3个驱动器106的一第3触发脉冲。第2个驱动器104的数据输入/输出起始信号(DIO)产生电路240输出一第3数据输入/输出起始信号(2_D102)至第3个驱动器106的3_D101输入端，第3数据输入/输出起始信号(2_D102)包括第2设定与第3触发脉冲。第3个驱动器106与第4个驱动器108的原理同第2个驱动器104，故不再重述。其中，第I设定?第4设定位于一设定周期，第2触发脉冲?第4触发脉冲则位于一正常操作周期。
[0026]请配合参照图3，其绘示依照一实施例的驱动器的波形图。第I个驱动器102的读取电路210经由一 DIO输入脚位1_D101接收到工作电压VCC，故其判断自身为第I个驱动器并启动；其它颗驱动器104?106可由自身的DIO输入脚位2_D101?4_D101未接收到工作电压VCC而判断自身非为第I个驱动器。在图3中，设定周期是定义为在重置信号DOP的重置脉冲之后至第M个时钟为止。在设定周期中，第I个驱动器102例如在第NI个时钟开始输出第2数据输入/输出起始信号，第2数据输入/输出起始信号的起始位为1，亦即高电平。
[0027]第2个驱动器104基于收到第2数据输入/输出起始信号为I而开始读取内含的设定信息，并在读完后(第N2个时钟)开始输出第3数据输入/输出起始信号，第3数据输入/输出起始信号的起始位相同为高电平。第3个驱动器106在收到第3数据输入/输出起始信号为I而开始读取内含的设定信息，并在读完后(第N3个时钟)开始输出第4数据输入/输出起始信号，第4数据输入/输出起始信号的起始位相同为高电平。第4个驱动器108在第3个驱动器106收到第3数据输入/输出起始信号为I后开始读取第内含的设定信息，并在读完后(第N4个时钟)开始输出第5数据输入/输出起始信号。由于第4个驱动器108在此实施例中为最后一个驱动器，故第4数据输入/输出起始信号可以被省略不输出。
[0028]请参照图4，其绘示依照一第一实施例的驱动器的波形图。兹举驱动器102?108为例做说明。第I个驱动器102的读取电路210经由一 DIO输入脚位1_D101接收到工作电压VCC，故其判断自身为第I个驱动器；第I个驱动器102在重置信号DOP的重置脉冲后的Ml个时钟由一 DIO输出脚位1_D102输出I个脉冲为第I设定。第2个驱动器104经由一 DIO输入脚位2_D101接收第I设定只包括I个脉冲，因此判断自身为第2个驱动器。第2个驱动器104在隔M2个时钟后由一 DIO输出脚位2_D102输出2个脉冲为第2设定。
[0029]第3个驱动器106经由一 DIO输入脚位3_D101接收第2设定包括2个脉冲，因此判断自身为第3个驱动器；第3个驱动器106在隔M3个时钟后由一 DIO输出脚位3_D102输出3个脉冲为第3设定。第4个驱动器108经由一 DIO输入脚位4_D101接收第3设定包括3个脉冲，因此判断自身为第4个驱动器；第4个驱动器108在隔M4个时钟后由一 DIO输出脚位4_D102输出4个脉冲为第4设定。在设定周期后的一正常操作周期，驱动器102?108依序输出第I触发脉冲?第4触发脉冲。如此一来，驱动器102?108即可各自确认自身的顺序，并例如依据自身的顺序和频道数输出正确的极性信号。
[0030]请参照图5，其绘示依照一第二实施例的驱动器的波形图。兹举驱动器102?108具有不同的参数传递为例做说明。在图5中，第I个驱动器102在设定电路220运算之后，得到要传输的参数是2，则其在重置信号DOP的重置脉冲后的Ml个时钟由DIO输出脚位1_D102输出2个脉冲为第I设定。第2个驱动器104经由DIO输入脚位2_D101接收第I设定包括2个脉冲，加上第2个驱动器104的设定电路220运算之后，得到要传输的参数3，则其在隔M2个时钟后由DIO输出脚位2_D102输出3个脉冲为第2设定。
[0031]第3个驱动器106经由DIO输入脚位3_D101接收第2设定包括3个脉冲，加上第3个驱动器106的设定电路220运算之后，得到要传输的参数是I，则其在隔M3个时钟后由DIO输出脚位3_D102输出I个脉冲为第3设定。第4个驱动器108经由DIO输入脚位4_DIOl接收第3设定包括I个脉冲，加上第4个驱动器108的设定电路220运算之后，得到要传输的参数是4，则其在隔M4个时钟后由DIO输出脚位4_D102输出4个脉冲为第4设定。
[0032]请参照图6，其绘示依照一第三实施例的驱动器的波形图。兹举驱动器102?108为例做说明。第I个驱动器102的读取电路210经由DIO输入脚位1_D101接收到工作电压VCC,故其判断自身为第I个驱动器；第I个驱动器102在重置信号DOP的重置脉冲的WO个时钟后，由DIO输出脚位1_D102在一第一子设定周期Wl输出“10100000”为第I设定。第2个驱动器104由DIO输出脚位2_D102在一第二子设定周期W2输出“10110100”为第2设定。第3个驱动器106由DIO输出脚位3_D102在一第三子设定周期W3输出“ 10000000”为第3设定。第4个驱动器108由DIO输出脚位4_D102在一第四子设定周期W4输出“10101110”为第4设定。如此一来，每个驱动器都可利用设定中的编码内容分别传递信息给下一个驱动器。
[0033]请参照图7，其绘示依照一传统的源极驱动器的示意图。在图7中的源极驱动器需要提供2点反转(H2Dot inversion)功能，故必须判断自身是属于第奇数个或第偶数个驱动器。传统的作法需要一额外设定脚位来控制极性反转，以达到驱动器的交界极性连续性。
[0034]请参照图8，其绘示依照一第四实施例的驱动器的波形图。当致能信号LD转换为高电平时，驱动器首先检测所接收到的数据输入/输出起始信号的电平以决定自身为领导(Lead)驱动器或串联(Cascade)驱动器，之后便进入设定周期。驱动器在设定周期内可判断目前的频道模式以及2点反转(H2Dot)设定，并决定下一个驱动器是否需要执行极性反转。
[0035]若下一个驱动器需要执行极性反转，则驱动器将自身输出的数据输入/输出起始信号翻转以告知下一个驱动器。每一个驱动器可根据所接收的上一级驱动器的数据输入/输出起始信号及各种设定以决定在设定周期内所输出的设定信息。此外，驱动器并在重置信号DOP的重置脉冲之后确认驱动器的状态以便进行相关设定。在设定周期后，各个驱动器回归正常操作模式以根据对应的触发脉冲进行数据抓取。
[0036]本发明还提出一种驱动器架构的驱动方法，驱动器架构包括串接的多个驱动器，其中一第i个驱动器包括一读取电路、一设定电路、一时钟产生器以及一数据输入/输出起始信号产生电路，i为大于I的正整数。驱动器架构的驱动方法包括下列步骤。利用读取电路以依据多个读取脉冲读取一第(1-1)个驱动器所输出的一第(i)数据输入/输出起始信号，第α)数据输入/输出起始信号包括(1-ι)个驱动器的第(1-Ι)设定与一第i触发脉冲，第i触发脉冲用以启动第i个驱动器。利用设定电路以设定第i个驱动器的第i设定。利用时钟产生器以产生启动一第(i+Ι)个驱动器的一第(i+Ι)触发脉冲。利用数据输入/输出起始信号产生电路以输出一第(i+Ι)数据输入/输出起始信号至第(i+Ι)个驱动器，第(i+Ι)数据输入/输出起始信号包括第i设定与第(i+Ι)触发脉冲。
[0037]上述驱动器架构的驱动方法的操作原理已详述于图1?图8的相关内容中，故不再重述。
[0038]本发明上述实施例所揭露的驱动器架构及其驱动方法，通过在驱动器内置读取电路、设定电路与数据输入/输出起始信号产生电路，故不需要额外的脚位即可利用各个驱动器间的数据输入/输出起始信号信号线进行额外的信息传递或设定，不会改变现有架构并能提升驱动器的功能。
[0039]综上所述，虽然本发明已以多个实施例揭露如上，然其并非用以限定本发明。本发明所属【技术领域】中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视所附的权利要求范围所界定者为准。
【权利要求】
1.一种驱动器架构，包括: 串接的多个驱动器，其中一第i个驱动器包括: 一读取电路，用以依据多个读取脉冲读取一第(1-Ι)个驱动器所输出的一第(i)数据输入/输出起始信号，该第(i)数据输入/输出起始信号包括该(1-1)个驱动器传递的设定数据与一第i触发脉冲，该第i触发脉冲用以启动该第i个驱动器； 一设定电路，用以设定该第i个驱动器的设定； 一时钟产生器，用以产生启动一第(i+1)个驱动器的一第(i+1)触发脉冲；以及 一数据输入/输出起始信号产生电路，用以输出一第(i+1)数据输入/输出起始信号至该第(i+1)个驱动器，该第(i+1)数据输入/输出起始信号包括该设定数据与该第(i+1)触发脉冲； 其中，i为大于I的正整数。
2.根据权利要求1所述的驱动器架构，其中该些设定信号位于一设定周期，该些第(i+1)触发脉冲位于一正常操作周期。
3.根据权利要求1所述的驱动器架构，其中该第I设定的一起始位为I。
4.根据权利要求1所述的驱动器架构，其中每一个该设定信号的时间长度相等。
5.根据权利要求1所述的驱动器架构，其中每一个该设定信号包括i个序数脉冲，以使得该第(i+1)个驱动器判断自身为该第(i+1)个驱动器。
6.一种驱动器架构的驱动方法，该驱动器架构包括串接的多个驱动器，其中一第i个驱动器包括一读取电路、一设定电路、一时钟产生器以及一数据输入/输出起始信号产生电路，i为大于I的正整数，该驱动器架构的驱动方法包括: 利用该读取电路以依据多个读取脉冲读取一第(1-1)个驱动器所输出的一第(i)数据输入/输出起始信号，该第(i)数据输入/输出起始信号包括该(1-ι)个驱动器将传递的设定数据与一第i触发脉冲，该第i触发脉冲用以启动该第i个驱动器； 利用该设定电路以设定该第i个驱动器的设定； 利用该时钟产生器以产生启动一第α+1)个驱动器的一第(i+1)触发脉冲；以及 利用该数据输入/输出起始信号产生电路以输出一第(i+1)数据输入/输出起始信号至该第(i+1)个驱动器，该第(i+1)数据输入/输出起始信号包括该将传递给第(i+1)个驱动器的设定与该第(i+1)触发脉冲。
7.根据权利要求6所述的驱动器架构的驱动方法，其中该些设定信号位于一设定周期，该些第(i+1)触发脉冲位于一正常操作周期。
8.根据权利要求6所述的驱动器架构的驱动方法，其中该设定信号的一起始位为I。
9.根据权利要求6所述的驱动器架构的驱动方法，其中每一个该设定信号的时间长度相等。
10.根据权利要求6所述的驱动器架构的驱动方法，其中每一个该设定信号包括i个序数脉冲，以使得该第(i+1)个驱动器判断自身为该第(i+1)个驱动器。
【文档编号】G09G3/36GK103594064SQ201210292378
【公开日】2014年2月19日 申请日期:2012年8月16日 优先权日:2012年8月16日
【发明者】洪敬和, 蔡岳勋 申请人:联咏科技股份有限公司