专利名称：移位寄存器单元、栅极驱动装置及显示装置的制作方法
技术领域：
本发明涉及移位寄存技术，特别是一种移位寄存器单元、栅极驱动装置及显示装置。
背景技术：
集成栅极移位寄存器将栅极脉冲输出寄存器集成在面板上，从而节省了 1C，降低了成本。集成栅极移位寄存器的实现方法有很多种，可以包含不同多个晶体管和电容，常用的有 12T1C，9T1C，13T1C 等结构。一般而言，一个移位寄存器由多级移位寄存器单元组成，而每一级移位寄存器单兀只是在极短的时间内输出一个高电位信号，而在其他时间都会输出低电位信号，通常为VSS信号。前面已经提到，每一级移位寄存器单元只是在极短的时间内输出一个高电位信号，而在其他时间都会输出低电位信号，这个时间通常占到99%以上。而同时，该VSS信号都是通过下拉晶体管输出，在需要保证移位寄存器单元输出低电位信号时，则下拉晶体管需要处于高电位导通的状态，以利用VSS信号拉低电位。因此，下拉晶体管的栅极上长期处于高电位状态，具有极高的占空比电压，而这种方式会使得下拉晶体管急剧老化，迁移率降低，电流下降，而使得整体的电路出现问题，从而影响产品寿命。下面以图1所示的现有的移位寄存器单元说明如下。如图1所示是现有的移位寄存器单元，该移位寄存器单元包括九个薄膜场效应晶体管(简称 TFT)M01、M02、M03、M05、M06、M08、M13、M15、M17 和一个电容 Cl，在图1 中下拉晶体管为M03，移位寄存器单元中各器件的具体连接关系和移位寄存器单元原理如下:TFT M02根据从时钟信号输入端输入的信号CLK，向输出端输出OUTPUT。TFT M02的源极接收CLK信号，其漏极连接OUTPUT端，栅极与拉高节点I3U连接；M01的栅极和源极分别与输入端INPUT相连，其漏极与拉高节点I3U相连；电容Cl的一端与拉高节点I3U相连，另一端与输出节点OUTPUT相连。而输出端OUTPUT在无效时，需要下拉所述拉高节点PU和本级输出节点OUTPUT，使它们保持低电位。下拉拉高节点PU和本级输出节点OUTPUT的电路包括TFT M03，TFT M15，其中Ml5用于拉低I3U点的电位，M03拉低OUTPUT点的电位。而TFT M03和TFT M15的栅极与PD点连接，PD点的电位由TFT M05, TFT M13和TFT M08控制，其中M05和M13分别在INPUT和PU点为高电位时拉低H)点的电位，而M08通过连接VDD信号来拉高H)点电位。由TFT M06, TFT M17组成的电路实现复位功能，当RESET信号输出为高电位时，M17对PU点进行放电，而M06协助对H)点进行充电后导通M03，进而拉低输出节点OUTPUT的电位。图2所示为图1所示的移位寄存器单元的工作时序图，它的具体工作情况如下:VDD 一直为高电位，在tl阶段，输入端INUPUT为高电位，第一时钟信号CLK为低电位，此时输入端INPUT的高电位使MOl导通，PU点此时为高电位，进而对Cl进行充电，且M02导通。与此同时，INPUT信号通过M05将H)点的电位拉低，M03此时处于截止状态。在t2阶段，INPUT变为低电位，第一时钟信号CLK为高电位，此时在11阶段被充电的电容Cl，在Cl的自举效应的作用下，使拉高节点I3U的电压进一步升高，M02保持导通状态，把CLK的信号通过M02传输到输出端OUTPUT。在t2阶段，PU点始终为高电位，M13打开，PD为低电位，关断了 M03和M15，输出端OUTPUT输出高电位信号。在t3阶段，RESET为高电位；此时RESET将M17打开，对PU点进行放电。同时M06也被打开，VDD将高电位传输至H)点，促使M15和M03也打开，同时对I3U和OUTPUT点进行放电，此阶段OUTPUT端输出低电位信号。此后的一巾贞时间内，F1D —直处于高电位状态,使M15、M03和M08 —直处于开启状态，而其余晶体管均处于关闭状态。在液晶面板长时间使用的情况下，这三个晶体管由于工作时间远大于其他晶体管，其使用寿命将会成为整个栅极驱动装置寿命的关键因素。
发明内容
本发明实施例的目的在于提供一种移位寄存器单元、栅极驱动装置及显示装置，提闻移位寄存器的寿命。为了实现上述目的，本发明实施例提供了 一种移位寄存器单元，所述移位寄存器单元包括一电容，所述电容的一端与一本级输出节点连接，所述电容的另一端与一拉高节点连接，所述移位寄存器单元还包括:第一薄膜场效应晶体管，其漏极连接第一信号端，源极连接所述本级输出节点，栅极连接到第一节点；其中，所述第一信号端在所述第一薄膜场效应晶体管导通时输出低电位信号；第二薄膜场效应晶体管，其漏极连接所述第一信号端，源极连接所述拉高节点，栅极连接到所述第一节点；其中，所述第一信号端在所述第二薄膜场效应晶体管导通时输出低电位信号；第三薄膜场效应晶体管，其漏极连接第二信号端，源极连接所述本级输出节点，栅极连接到第二节点；其中，所述第二信号端在所述第三薄膜场效应晶体管导通时输出低电位信号；第四薄膜场效应晶体管，其漏极连接所述第二信号端，源极连接所述拉高节点，栅极连接到所述第二节点；其中，所述第二信号端在所述第四薄膜场效应晶体管导通时输出低电位信号；节点电压控制模块，用于在所述移位寄存器单元处于下拉阶段时控制所述第一节点和第二节点轮流处于高电位状态。上述的移位寄存器单元，其中，还包括:第一关联单元，用于在所述拉高节点处于高电位时，输出低电位信号到所述第一节点和第二节点。上述的移位寄存器单元，其中，所述节点电压控制模块包括第一节点电压控制子模块和第二节点电压控制子模块；
第一节点电压控制子模块包括:第五薄膜场效应晶体管，其源极和栅极接收第一时钟控制信号，漏极连接到第一节点；第六薄膜场效应晶体管，其漏极接收低电位信号，源极连接到第二节点，栅极接收所述第一时钟控制信号；第二节点电压控制子模块包括:第七薄膜场效应晶体管，其源极和栅极接收第二时钟控制信号，漏极连接到第二节点；第八薄膜场效应晶体管，其漏极接收低电位信号，源极连接到第一节点，栅极接收所述第二时钟控制信号；第二时钟控制信号和第一时钟控制信号的相位相反。上述的移位寄存器单元，其中，还包括在复位信号的控制下，输出低电位信号到所述拉高节点和所述本级输出节点的第一复位单元，所述第一复位单元包括:第九薄膜场效应晶体管，漏极接收低电位信号，源极连接拉高节点，栅极接收所述复位号；第十薄膜场效应晶体管，源极接收第一时钟控制信号，漏极连接第一节点，栅极接收所述复位信号；第十一薄膜场效应晶体管，源极接收第二时钟控制信号，漏极连接第二节点，栅极接收所述复位信号。上述的移位寄存器单元，其中，所述节点电压控制模块包括第三节点电压控制子模块和第四节点电压控制子模块；第三节点电压控制子模块包括:第十二薄膜场效应晶体管，源极和栅极接收第三时钟控制信号，漏极连接到第十三薄膜场效应晶体管的栅极；第十三薄膜场效应晶体管，源极接收第三时钟控制信号，漏极连接到第一节点；第十四薄膜场效应晶体管，漏极接收低电位信号，源极连接到第二节点，栅极接收所述第三时钟控制信号；第四节点电压控制子模块包括:第十五薄膜场效应晶体管，源极和栅极接收第四时钟控制信号，漏极连接到第十六薄膜场效应晶体管的栅极；第十六薄膜场效应晶体管，源极接收第四时钟控制信号，漏极连接到第二节点；第十七薄膜场效应晶体管，漏极接收低电位信号，源极连接到第一节点，栅极接收所述第四时钟控制信号；第四时钟控制信号和第三时钟控制信号的相位相反。上述的移位寄存器单元，其中，还包括:第二关联单元，用于在所述拉高节点处于高电位时使所述第十三薄膜场效应晶体管和第十六薄膜场效应晶体管都截止，同时向第一节点和第二节点输出低电位信号。上述的移位寄存器单元，其中，还包括在复位信号的控制下，输出低电位信号到所述拉高节点和所述本级输出节点的第二复位单元，所述第二复位单元包括:第十八薄膜场效应晶体管，漏极接收低电位信号，源极连接拉高节点，栅极接收所述复位信号；第十九薄膜场效应晶体管，漏极接收低电位信号，源极连接本级输出节点，栅极接收所述复位信号。为了实现上述目的，本发明实施例提供了一种栅极驱动装置，包括上述的移位寄存器单元。为了实现上述目的，本发明实施例提供了一种显示装置，包括上述的栅极驱动装置。在本发明的具体实施例具有如下的有益效果:在本发明的具体实施例中，在节点电压控制模块的控制下，所述第一节点和第二节点轮流处于高电位状态，进而使得两组TFT (第一 TFT和第二 TFT为一组，第三TFT和第四TFT为一组)的栅极轮流处于高电位状态，因此，在任意一个下拉阶段，每组TFT的栅极只有部分时间处于高电位状态，相对于现有技术的在下拉阶段晶体管的栅极要一直处于高电位状态而言，大大降低了下拉晶体管的栅极占空比电压，提高了下拉晶体管的寿命，从而提闻了整个移位寄存器单兀的寿命。
图1表示现有的移位寄存器单元的结构示意图；图2表示现有的移位寄存器单元的工作时序示意图；图3表示本发明实施例的一种移位寄存器单元的结构示意图；图4表不图3所不移位寄存器单兀的彳目号时序不意图；图5表不利用本发明实施例的另一种移位寄存器单兀的结构不意图；图6表示利用本发明实施例的再一种移位寄存器单元的结构示意图。
具体实施例方式本发明实施例的移位寄存器单元、栅极驱动装置及显示装置中，对于拉高节点和输出节点的拉低，由两组下拉TFT交替工作来实现拉高节点和输出节点的拉低，使得每一组下拉TFT在下拉阶段的开启时间减少，因此能够提高下拉模块中的下拉晶体管的寿命，从而提闻整个寄存器单兀的寿命。在此预先说明的是，本发明实施例中TFT的源极和漏极是可以互换的。本发明实施例提供了一种移位寄存器单元，所述移位寄存器单元具有一电容，所述电容的一端与一本级输出节点连接，所述电容的另一端与一拉高节点连接，所述移位寄存器单元还包括:第一薄膜场效应晶体管，其漏极连接第一信号端，源极连接所述本级输出节点，栅极连接到第一节点；其中，所述第一信号端在所述第一薄膜场效应晶体管导通时输出低电位信号；第二薄膜场效应晶体管，其漏极连接所述第一信号端，源极连接所述拉高节点，栅极连接到所述第一节点；其中，所述第一信号端在所述第二薄膜场效应晶体管导通时输出低电位信号；第三薄膜场效应晶体管，其漏极连接第二信号端，源极连接所述本级输出节点，栅极连接到第二节点；其中，所述第二信号端在所述第三薄膜场效应晶体管导通时输出低电位信号；第四薄膜场效应晶体管，其漏极连接所述第二信号端，源极连接所述拉高节点，栅极连接到所述第二节点；其中，所述第二信号端在所述第四薄膜场效应晶体管导通时输出低电位信号；节点电压控制模块，用于在所述移位寄存器单元处于下拉阶段时控制所述第一节点和第二节点轮流处于高电位状态。需要说明的是在本发明实施例中，第一信号端和第二信号端连接的都是低电位信号VSS，但是第一信号端和第二信号端的信号并不限于此，只要第一信号端满足在所述第一薄膜场效应晶体管和第二薄膜场效应晶体管导通时输出低电位信号，第二信号端满足在所述第三薄膜场效应晶体管和第四薄膜场效应晶体管导通时输出低电位信号即可。在本发明的具体实施例中，在节点电压控制模块的控制下，所述第一节点和第二节点轮流处于高电位状态，进而使得两组TFT (第一 TFT和第二 TFT为一组，第三TFT和第四TFT为一组)的栅极轮流处于高电位状态，因此，在任意一个下拉阶段，每组TFT的栅极只有部分时间处于高电位状态(开启时间减少)，相对于现有技术的在下拉阶段晶体管的栅极要一直处于高电位状态而言，大大降低了下拉晶体管的栅极占空比电压，提高了下拉晶体管的寿命，从而提高了整个移位寄存器单元的寿命。具体的，第一组TFT中的第一薄膜场效应晶体管和第二组TFT中的第三薄膜场效应晶体管是下拉晶体管。图3、图5和图6分别为本发明实施例的三种不同的移位寄存器单元示意图，在图3 中，第一 TFT、第二 TFT、第三 TFT 和第四 TFT 分别为:TFT M03、TFTMl5、TFT M04、TFTM16 ；在图5 中，第一 TFT、第二 TFT、第三 TFT 和第四 TFT 分别为:TFT M4、TFT M2、TFTM16、TFTM15 ；在图6 中，第一 TFT、第二 TFT、第三 TFT 和第四 TFT 分别为:TFT Ml7,TFT M18、TFTMil、TFTMlO ；在图3、图5和图6中的Cl为电容，PU为拉高节点，PDl和PD2分别对应第一节点
和第二节点。根据移位寄存器的工作原理可以知道，在拉高节点处于高电位时，要使第一节点和第二节点处于低电位，因此本发明的具体实施例的移位寄存器单元，还包括:第一关联单元，用于在所述拉高节点处于高电位时，输出低电位信号到所述第一节点和第二节点。该第一关联单元比较简单的结构是包括两个TFT，这两个TFT的栅极都与拉高节点连接，而漏极都接收低电位信号VSS，而源极分别与第一节点和第二节点连接，这样，当拉高节点处于高电位时，这两个TFT都导通，分别通过低电位信号VSS拉低第一节点和第二节点。如图3所示，第一关联单元包括的两个TFT分别为M13和M14 ；如图5所示，第一关联单元包括的两个TFT分别为M6和M14 ；在本发明的具体实施例中，该节点电压控制模块可以通过各种方式实现，下面对本发明实施例采用的一种方式说明如下。所述节点电压控制模块包括第一节点电压控制子模块包括:第五薄膜场效应晶体管，其源极和栅极接收第一时钟控制信号，漏极连接到第一节点；第六薄膜场效应晶体管，其漏极接收低电位信号VSS，源极连接到第二节点，栅极接收所述第一时钟控制信号；第二节点电压控制子模块包括:第七薄膜场效应晶体管，其源极和栅极接收第二时钟控制信号，漏极连接到第二节点；第八薄膜场效应晶体管，其漏极接收低电位信号VSS，源极连接到第一节点，栅极接收所述第二时钟控制信号；第二时钟控制信号和第一时钟控制信号的相位相反。如图3所示，其中第五TFT、第六TFT、第七TFT和第八TFT分别为:M08、M07、M12和Mll ;在图5中，第五TFT、第六TFT、第七TFT和第八TFT分别为:M12、M11、M5和MlO ;在图3和图5中，第一时钟控制信号均为CLKB，第二时钟控制信号均为CLK，CLKB和CLK信号的波形如图4所示。就以上的节点电压控制模块能够控制所述第一节点和第二节点轮流处于高电位状态说明如下。假定第一节点电压控制子模块的第一时钟控制信号为A，第二节点电压控制子模块的第二时钟控制信号为B，A和B轮流处于高电位状态(即B为A的反相信号)，第一节点电压控制模块和第二节点电压控制模块的具体工作原理如下:当A为高电位时，B为低电位，此时第一节点电压控制子模块中的第五薄膜场效应晶体管导通，将A输出到第一节点，使得第一节点处于高电位，同时第六薄膜场效应晶体管也会导通，将第二节点连接到低电位信号VSS，使得第二节点处于低电位；当A为低电位时，B为高电位，此时第七薄膜场效应晶体管导通，将B输出到第二节点，使得第二节点处于高电位，同时第八薄膜场效应晶体管也会导通，将第一节点连接到低电位信号VSS，使得第一节点处于低电位；通过上述的设计，即可使得第一节点和第二节点在下拉阶段轮流处于高电位，轮流控制两组TFT (第一 TFT和第二 TFT为一组，第三TFT和第四TFT为一组)的栅极轮流处于高电位状态，两组TFT轮流开启，进而输出低电位信号VSS到拉高节点和本级输出节点。在本发明的具体实施例中，所述的移位寄存器单元还包括在复位信号的控制下，输出低电位信号到所述拉高节点和所述本级输出节点的第一复位单元。所述第一复位单元包括:第九薄膜场效应晶体管，漏极接收低电位信号VSS，源极连接拉高节点，栅极接收所述复位信号；第十薄膜场效应晶体管，源极接收第一时钟控制信号，漏极连接第一节点，栅极接收所述复位信号；第十一薄膜场效应晶体管，源极接收第二时钟控制信号，漏极连接第二节点，栅极接收所述复位信号。上述的第九薄膜场效应晶体管用于在复位信号(可能是下一级移位寄存器单元的输出信号，也可能是其他信号)为高时，输出低电位信号VSS到拉高节点，拉低拉高节点的电位。同时该第十TFT和第i^一 TFT的作用在于，将当前为高电位的控制信号输出到对应的节点(第一节点或第二节点)，通过处于高电位的第一节点或第二节点导通其中一组薄膜场效应晶体管TFT，输出低电位信号到PU节点和本级输出节点，实现双重拉低，保证复位效果。如图3所示，第九TFT、第十TFT和第^^一 TFT分别为:M17、M06和M10。本发明具体实施例中，所述节点电压控制模块的另一种具体实现方式如下:所述节点电压控制模块包括第三节点电压控制子模块和第四节点电压控制子模块；如图6所示，第三节点电压控制子模块包括:第十二薄膜场效应晶体管TFT(MH)，源极和栅极接收一第三时钟控制信号CLK，漏极连接到第十三薄膜场效应晶体管TFT (M7)的栅极；第十三薄膜场效应晶体管TFT (M7)，源极接收第三时钟控制信号CLK，漏极连接到第一节点roi ；第十四薄膜场效应晶体管TFT(M20)，漏极接收低电位信号VSS，源极连接到第二节点ro2，栅极接收所述 第三时钟控制信号CLK ；第四节点电压控制子模块包括:第十五薄膜场效应晶体管TFT (M9)，源极和栅极接收一第四时钟控制信号，漏极连接到第十六薄膜场效应晶体管TFT (M5)的栅极；第十六薄膜场效应晶体管TFT (M5)，源极接收第四时钟控制信号CLKB，漏极连接到第二节点Η)2 ；第十七薄膜场效应晶体管TFT (M19)，漏极接收低电位信号VSS，源极连接到第一节点roi，栅极接收所述第四时钟控制信号CLKB ；第四时钟控制信号CLKB和第三时钟控制信号CLK的相位相反。本发明具体实施例中，移位寄存器单元还包括:第二关联单元，用于在所述拉高节点处于高电位时使所述第十三薄膜场效应晶体管和第十六薄膜场效应晶体管都截止，同时向第一节点和第二节点输出低电位信号。如图6所示，当PU节点处于高电位时，作为第二关联单元的M8和M15导通，输出一低电位信号到TFT M5和M7的栅极，来关闭TFT M5和M7，使得对应的高电位信号无法输出到第一节点和第二节点，保证了器件的正常运行。这种方式下，移位寄存器单元也包括在复位信号的控制下，输出低电位信号到所述拉高节点和所述本级输出节点的第二复位单元，所述第二复位单元包括:第十八薄膜场效应晶体管(M2)，源极接收低电位信号VSS，漏极连接拉高节点，栅极接收所述复位信号；第十九薄膜场效应晶体管(M4)，源极接收低电位信号VSS，漏极连接本级输出节点，栅极接收所述复位信号。
本发明实施例还提供了一种栅极驱动装置，包括上述的移位寄存器单元。本发明实施例还提供了 一种显示装置，其特征在于，包括上述的栅极驱动装置。下面以具体的电路来进一步详细说明本发明实施例的移位寄存器单元。〈例子一〉如图3所示，本发明实施例的移位寄存器单元中包括:第一组下拉薄膜场效应晶体管，包括TFT M03和M15 ；第二组下拉薄膜场效应晶体管，包括TFT M04和M16 ；这两组TFT分别对应于第一节点PDl和第二节点Η)2，当节点PDl和PD2交替处于高电位时，第一组TFT和第二组TFT交替导通。任意一组TFT导通时，都能够拉低I3U节点和OUTPUT节点的电位。进一步的，上述的移位寄存器单元中还包括由M08和M07组成的第一节点电压控制子模块和由Mll和M12组成的第二电压控制子模块。第一节点电压控制子模块和第二节点电压控制子模块分别在第一时钟控制信号CLKB和第二时钟控制信号CLK的作用下对第一节点和第二节点的电位进行控制。具体地，在第一节点电压控制子模块中，薄膜场效应晶体管M08控制第一节点PDl的电位，薄膜场效应晶体管M07控制第二节点PD2的电位，当第一时钟控制信号CLKB处于高电位时，M08和M07都会导通，输出CLKB信号到HH，低电位信号VSS会通过M07传给第二节点TO2，此时第一节点PDl为高电位，PD2为低电位，当CLKB信号处于低电位时，M08和M07都截止，此时PDl和TO2的电位由第二节点电压控制子模块控制。在第二节点电压控制子模块中，薄膜场效应晶体管Mll控制第一节点PDl的电位，薄膜场效应晶体管M12控制第二节点TO2的电位，当第二时钟控制信号CLK处于高电位时，Mll和M12都会导通，输出CLK信号通过M12输出到H)2，VSS信号通过MlI输出到HH，此时PDl为低电位，PD2为高电位；当CLK信号处于低电位时，Mll和M12都截止，此时PDl和PD2的电位由第一节点电压控制子模块控制。因此，当CLKB和CLK交替处于高电位时，PDl和PD2交替处于高电位。如图3所示的电路结构中，还包括一关联单元，该关联单元包括:M13和M14，它们的栅极都与I3U连接，漏极均接收VSS，源极分别与PDl和PD2连接，其作用是当I3U处于高电位时M13和M14导通，进而使PDl和PD2点电位为低电位信号VSS。如图3所示的电路结构中，还包括一复位单元,该复位单元包括以下的TFT:M06,MlO和M17，其中复位信号端RESET输入高电位信号时，M06，M10和M17导通，其中M17的导通会拉低PU节点，而M06和MlO导通，会将CLKB信号输入到HH，将CLK信号输入到Η)2，而由于CLKB和CLK总有一个处于高电位，因此或者TFT03和Μ15导通，或者TFT05和Μ16导通，进而拉低PU和OUTPUT。图3所示的移位寄存器结构的信号时序如图4所示，结合图3和图4说明其具体工作过程如下:第一阶段(即tl阶段)，当输入信号INUPUT为高电位，第一时钟信号CLKB为高电位，第二时钟信号CLK为低电位时，输入端的高电位通过MOl，对Cl进行充电；INPUT通过打开M05和M09，将PDl点和PD2点拉低。此时，由于I3U点高电位，所以此时M13和M14均被打开，PDl点和PD2点为低电位，下拉模块M15，M16和M03, M04关闭。第二阶段(即t2阶段)，当INPUT，CLKB为低电位时，第二时钟信号CLK为高电位时，此时在上述阶段被充电的电容Cl，在自举效应的作用下，使拉高节点的电压进一步升高，维持M02的导通，把CLK的信号通过M02传输到栅极电压输出端OUTPUT。此时PU点始终为高电位，M13和M14打开，PDl和PD2点为低电位，M15，M16和M03, M04继续处于关闭状态，从而有助于高电位信号传输到输出端OUTPUT。第三阶段(即t3阶段)，CLKB为高电位，CLK为低电位，同时RESET为高电位；此时RESET将M06，MlO和M17打开，其中M17打开对PU点进行放电，从而实现PU点的关断。CLKB为高电位，M07打开，与M07的源极相连的PD2点被拉低。CLK为低电位，Mll关闭，PDl点通过M06接收CLKB的输入为高电位，此时与PDl点相连的M15将PU点电位拉低，同时M03导通将OUTPUT拉低。该阶段PD2点为低电位，M16和M04关闭。该阶段通过M15和M03对PU点和OUTPUT点进行放电。第四阶段(即t4阶段)，当CLK为高电位，CLKB为低电位时，此时由于点在前一时刻已被置于低电位，此时M02关闭，从而OUTPUT端无高电位输出。因CLK为高电位，此时MlI和M12都打开，PDl点为低电位，M15，M03关闭，第一下拉模块关闭。而由于CLKB为低电位，M07关闭，此时CLK信号通过M12输出给第二节点PD2，PD2此时为高电位，因此M16和M04打开，PU点通过M16将其拉至低电位，OUTPUT通过M04将其拉至低电位，降低了噪声电压对他们的影响，保持了它们输出无噪声状态。该阶段通过M16和M04分别对PU点和OUTPUT点进行放电。第五阶段(即t5阶段)，CLKB为高电位，CLK为低电位时，由于CLKB为高电位，M07和M08导通，PD2点通过M07管被拉低；而此时CLK为低电位，Ml I关闭，PDl点通过CLKB被置为高电位，此时M15将PU点电位拉低，M03将OUTPUT拉低。在上述阶段所在的一帧显示中，除了上述五个阶段的其它阶段，该移位寄存器单元重复上述第四和第五阶段过程，直至下一帧显示开始。PDl和PD2点分别通过两个开关薄膜场效应晶体管TFT Mll和M07轮流处于高低电位，降低了下拉晶体管的开启时间，从而可以有效地增加移位寄存器的使用寿命。〈例子二〉如图5所示，为本发明实施例的移位寄存器单元的另一种实现方式的示意图。如图5所示，本发明实施例的移位寄存器单元中也包括:第一组TFT，包括 TFT M15 和 M16 ；第二组TFT，包括 TFT M4 和 M2 ；这两组TFT分别对应于第一节点PDl和第二节点Η)2，当节点PDl和PD2交替处于高电位时，第一组TFT和第二组TFT交替导通。任意一组TFT导通时，都能够拉低I3U节点和OUTPUT节点的电位。进一步的，上述的移位寄存器单元中还包括由Mll和M12组成的第一节点电压控制子模块和由M5和MlO组成的第二电压控制子模块。节点PD2的电位由TFT M5控制，而节点PDl的电位由TFT M12控制，当CLK信号处于高电位时，M5会导通，输出CLK信号到TO2，当CLKB信号处于高电位时，Ml2会导通，输出CLK信号到TOl。同时，在其中一个节点处于高电位时，会由另外设置的一个TFT来负责拉低另一个节点的电位，具体的，如图5所示，由于M5的栅极和源极接收CLK，因此当CLK处于高电位时，PD2处于高电位，而MlO导通则会拉低PDl的电位，相反，当CLKB处于高电位时，PDl处于高电位,而Mll导通则会拉低PD2的电位。因此，当CLKB和CLK交替处于高电位时，PDl和PD2也相应的交替处于高电位。如图5所示的电路结构中，还包括一关联单元,该关联单元包括:M6和M14,其栅极与PU连接，漏极均接收VSS，源极分别与PD2和PDl连接，当PU处于高电位时导通，分别输出低电位信号VSS到PD2和PD I。如图5所示的电路结构中，复位单元包括以下的TFT:M7, M8，M9和M13，其中复位信号端RESET输入高电位信号时，M7，M8，M9和M13导通，其中M7的导通会拉低I3U节点，M9的导通会拉低OUTPUT节点。而M8和M13导通，会将CLK信号输入到PDlJf CLKB信号输入到PD2，而由于CLKB和CLK总有一个处于高电位，因此或者TFT M4和M2导通，或者TFT M15和M16导通，进而辅助拉低PU和OUTPUT。而图5所示的移位寄存器单元的工作过程与图3所示结构基本相同，在此不做详细描述。〈例子三〉如图6所示，为本发明实施例的移位寄存器单元的另一种实现方式的示意图。如图6所示，本发明实施例的移位寄存器单元中也包括:第一组TFT，包括 TFT M17 和 M18 ；第二组TFT，包括 TFT MlO 和 Mll ;这两组TFT分别对应于节点PDl和TO2，当节点PDl和PD2交替处于高电位时，第一组TFT和第二组TFT交替导通。任意一组TFT导通时，都能够拉低I3U节点和OUTPUT节点的电位。而节点PDl的电位由TFT M14和M7控制，而节点PD2的电位由TFT M5和M9控制，当CLK信号处于高电位时，M14会导通，进而导通M7，由M7输出CLK信号到TOl，当CLKB信号处于高电位时，M9会导通，进而导通M5，由M5输出CLKB信号到TO2。同时，在其中一个节点处于高电位时，会由另外设置的一个TFT来负责拉低另一个节点的电位，具体地，如图6所示，由于M7的源极接收CLK，因此当CLK处于高电位时，PDl处于高电位，而M20导通则会拉低TO2的电位，相反，当CLKB处于高电位时，PD2处于高电位，而M19导通则会拉低HH的电位。因此，当CLK和CLKB交替处于高电位时，PDl和PD2交替处于高电位。如图6所示的电路结构中，还包括一关联单元，包括:M6、M8、M15和M16，其中:M6和M16，其栅级与PU连接，源极分别连接PD2和HH，漏极连接低电平信号VSS ；M8和M15的栅极都连接PU，它们的源极分别连接PD_CN2和PD_CN1，漏极连接低电位信号VSS。当PU处于高电位时M6和M16都导通，低电位信号VSS通过M6和M16分别输出到PD2和HH，使PD2和PDl处在低电位。同时当拉高节点I3U处于高电位时，M8和Ml5导通，会输出低电位信号VSS到TFT M5和M7的栅极，使得TFT M5和M7关闭，进而使得CLK和CLKB无法输出到PDl和TO2，保证了 OUTPUT节点正常输出高电位信号。如图6所示的电路结构中，复位单元包括以下的TFT:M2和M4，其中复位信号端RESET输入高电位信号时，M2和M4导通，其中M2的导通会拉低I3U节点，M4的导通会拉低OUTPUT 节点。而图6所示的移位寄存器的工作过程在此不做详细描述。以上说明对本发明而言只是说明性的，而非限制性的，本领域普通技术人员理解，在不脱离所附权利要求所限定的精神和范围的情况下，可做出许多修改、变化或等效，但都将落入本发明的保护范围内。
权利要求
1.一种移位寄存器单元，其特征在于，所述移位寄存器单元包括一电容，所述电容的一端与一本级输出节点连接，所述电容的另一端与一拉高节点连接，所述移位寄存器单元还包括: 第一薄膜场效应晶体管，其漏极连接第一信号端，源极连接所述本级输出节点，栅极连接到第一节点；其中，所述第一信号端在所述第一薄膜场效应晶体管导通时输出低电位信号; 第二薄膜场效应晶体管，其漏极连接所述第一信号端，源极连接所述拉高节点，栅极连接到所述第一节点；其中，所述第一信号端在所述第二薄膜场效应晶体管导通时输出低电位信号； 第三薄膜场效应晶体管，其漏极连接第二信号端，源极连接所述本级输出节点，栅极连接到第二节点；其中，所述第二信号端在所述第三薄膜场效应晶体管导通时输出低电位信号; 第四薄膜场效应晶体管，其漏极连接所述第二信号端，源极连接所述拉高节点，栅极连接到所述第二节点；其中，所述第二信号端在所述第四薄膜场效应晶体管导通时输出低电位信号； 节点电压控制模块，用于在所述移位寄存器单元处于下拉阶段时控制所述第一节点和第二节点轮流处于高电位状态。
2.根据权利要求1所述的移位寄存器单元，其特征在于，还包括: 第一关联单元，用于在所述拉高节点处于高电位时，输出低电位信号到所述第一节点和第二节点。
3.根据权利要求1所述的移位寄存器单元，其特征在于: 所述节点电压控制模块包括第一节点电压控制子模块和第二节点电压控制子模块； 第一节点电压控制子模块包括: 第五薄膜场效应晶体管，其源极和栅极接收第一时钟控制信号，漏极连接到第一节占.第六薄膜场效应晶体管，其漏极接收低电位信号，源极连接到第二节点，栅极接收所述第一时钟控制信号； 第二节点电压控制子模块包括: 第七薄膜场效应晶体管，其源极和栅极接收第二时钟控制信号，漏极连接到第二节占.第八薄膜场效应晶体管，其漏极接收低电位信号，源极连接到第一节点，栅极接收所述第二时钟控制信号； 第二时钟控制信号和第一时钟控制信号的相位相反。
4.根据权利要求3所述的移位寄存器单元，其特征在于，还包括在复位信号的控制下，输出低电位信号到所述拉高节点和所述本级输出节点的第一复位单元，所述第一复位单元包括: 第九薄膜场效应晶体管， 漏极接收低电位信号，源极连接拉高节点，栅极接收所述复位信号; 第十薄膜场效应晶体管，源极接收第一时钟控制信号，漏极连接第一节点，栅极接收所述复位信号； 第十一薄膜场效应晶体管，源极接收第二时钟控制信号，漏极连接第二节点，栅极接收所述复位信号。
5.根据权利要求1所述的移位寄存器单元，其特征在于: 所述节点电压控制模块包括第三节点电压控制子模块和第四节点电压控制子模块； 第三节点电压控制子模块包括: 第十二薄膜场效应晶体管，源极和栅极接收第三时钟控制信号，漏极连接到第十三薄膜场效应晶体管的栅极； 第十三薄膜场效应晶体管，源极接收第三时钟控制信号，漏极连接到第一节点； 第十四薄膜场效应晶体管，漏极接收低电位信号，源极连接到第二节点，栅极接收所述第三时钟控制信号； 第四节点电压控制子模块包括: 第十五薄膜场效应晶体管，源极和栅极接收第四时钟控制信号，漏极连接到第十六薄膜场效应晶体管的栅极； 第十六薄膜场效应晶体管，源极接收第四时钟控制信号，漏极连接到第二节点； 第十七薄膜场效应晶体管，漏极接收低电位信号，源极连接到第一节点，栅极接收所述第四时钟控制信号； 第四时钟控制信号和第三时钟控制信号的相位相反。
6.根据权利要求5所述的移位寄存器单元，其特征在于，还包括: 第二关联单元，用于在所述拉高节点处于高电位时使所述第十三薄膜场效应晶体管和第十六薄膜场效应晶体管都截止，同时向第一节点和第二节点输出低电位信号。
7.根据权利要求5所述的移位寄存器单元，其特征在于，还包括在复位信号的控制下，输出低电位信号到所述拉高节点和所述本级输出节点的第二复位单元，所述第二复位单元包括: 第十八薄膜场效应晶体管，漏极接收低电位信号，源极连接拉高节点，栅极接收所述复位信号； 第十九薄膜场效应晶体管，漏极接收低电位信号，源极连接本级输出节点，栅极接收所述复位信号。
8.一种栅极驱动装置，其特征在于，包括权利要求1-7中任意一项所述的移位寄存器单元。
9.一种显示装置，其特征在于， 包括如权利要求8所述的栅极驱动装置。
全文摘要
本发明的目的在于提供一种移位寄存器单元、栅极驱动装置及显示装置，提高移位寄存器的寿命。本发明的移位寄存器单元包括第一薄膜场效应晶体管，其漏极连接第一信号端，源极连接本级输出节点，栅极连接到第一节点；第二薄膜场效应晶体管，其漏极连接第一信号端，源极连接拉高节点，栅极连接到第一节点；第三薄膜场效应晶体管，其漏极连接第二信号端，源极连接本级输出节点，栅极连接到第二节点；第四薄膜场效应晶体管，其漏极连接第二信号端，源极连接所述拉高节点，栅极连接到所述第二节点；节点电压控制模块，用于在所述移位寄存器单元处于下拉阶段时控制所述第一节点和第二节点轮流处于高电位状态。本发明提高了移位寄存器的寿命。
文档编号G09G3/20GK103198781SQ20131006597
公开日2013年7月10日 申请日期2013年3月1日 优先权日2013年3月1日
发明者曾勉, 李小和, 金在光 申请人:合肥京东方光电科技有限公司, 京东方科技集团股份有限公司