一种移位寄存器、栅极驱动电路及显示面板的制作方法

本发明涉及显示技术领域，尤其涉及一种移位寄存器、栅极驱动电路及显示面板。

背景技术：

目前，显示技术被广泛应用于电视、手机以及公共信息的显示，用于显示画面的显示面板也多种多样，而且可以显示丰富多彩的画面。一般地，显示面板中的源驱动芯片负责接收图像数据，并对图像数据进行缓存以及数字信号向模拟信号的转换，最终将转换后的信号通过输出缓冲器输送到显示面板的各条数据线，栅极驱动单元负责实现逐行扫描，针对时序控制产生逐行打开的栅线扫描信号，将每一行的栅线扫描信号加载到对应的栅线后控制像素开关打开，使图像数据进入这一行像素的存储电容，最终实现图像的正常显示。

现有的栅极驱动单元一般通过栅极电路集成技术来实现，即将栅极驱动电路集成到显示面板上，取代了传统显示面板的栅极驱动芯片，这样不仅降低产品开发成本，而且简化了模组端的工艺。然而随着显示行业的发展，对显示面板的外观和技术要求越来越高，窄边框的显示产品逐渐符合市场和大众的需求。但是，为了保证栅线的驱动能力，尤其针对大尺寸高分辨率显示产品，栅极驱动电路中搭建移位寄存器电路的晶体管的尺寸往往设计比较大，导致移位寄存器电路结构所占空间会比较大，不利于实现显示面板的窄边框。

因此，如何减小栅极驱动电路占用的显示面板的空间，从而实现显示面板的窄边框设计，是本领域技术人员亟待解决的技术问题。

技术实现要素：

本发明实施例提供了一种移位寄存器、栅极驱动电路及显示面板，用以解决现有技术中存在的栅极驱动电路占用的显示面板的空间较大，不利于实现显示面板的窄边框设计的问题。

本发明实施例提供了一种移位寄存器，包括：上拉模块、下拉模块、复位模块、第一控制模块、第二控制模块和输出模块；其中，

所述上拉模块的控制端和输入端均与信号输入端相连，输出端与所述第一节点相连；所述上拉模块用于在所述信号输入端的控制下，通过所述信号输入端输入的信号拉高所述第一节点的电位；

所述下拉模块的第一控制端与第二节点相连，第二控制端与第三节点相连，输入端与低电平信号端相连，输出端与所述第一节点相连；所述下拉模块用于在所述第二节点或所述第三节点的控制下，通过所述低电平信号端的信号拉低所述第一节点的电位；

所述复位模块的控制端与复位信号端相连，输入端与所述低电平信号端相连，输出端与所述第一节点相连；所述复位模块用于在所述复位信号端的控制下，通过所述低电平信号端的信号拉低所述第一节点的电位；

所述第一控制模块的第一控制端与所述第一节点相连，第二控制端和第一输入端与第一参考信号端相连，第二输入端与所述低电平信号端相连，输出端与所述第三节点相连；所述第一控制模块用于在所述第一节点的控制下，通过所述低电平信号端的信号拉低所述第三节点的电位；在所述第一参考信号端的控制下，通过所述第一参考信号端的信号拉高所述第三节点的电位；

所述第二控制模块的第一控制端与所述第一节点相连，第二控制端和第一输入端与第二参考信号端相连，第二输入端与所述低电平信号端相连，输出端与所述第二节点相连；所述第二控制模块用于在所述第一节点的控制下，通过所述低电平信号端的信号拉低所述第二节点的电位；在所述第二参考信号端的控制下，通过所述二参考信号端的信号拉高所述第二节点的电位；

所述输出模块的第一控制端与所述第一节点相连，第二控制端与所述第二节点相连，第三控制端与所述第三节点相连，第一输入端与第一时钟信号端相连，第二输入端与第二时钟信号端相连，第三输入端与所述低电平信号端相连，第一输出端和第二输出端分别与相邻的两条栅线相连；所述输出模块用于在所述第一节点的控制下，将所述第一时钟信号端的信号和所述第二时钟信号端的信号，通过所述第一输出端和所述第二输出端分别输出到相邻的两条所述栅线；在所述第二节点或所述第三节点的控制下，通过所述低电平信号端的信号拉低所述第一输出端的电位。

在一种可能的实施方式中，本发明实施例提供的上述移位寄存器中，所述输出模块，包括：第一输出单元和第二输出单元；其中，

所述第一输出单元的控制端与所述第一节点相连，第一输入端与所述第一时钟信号端相连，第二输入端与所述第二时钟信号端相连，第一输出端和第二输出端分别与相邻的两条所述栅线相连；所述第一输出单元用于在所述第一节点的控制下，将所述第一时钟信号端的信号和所述第二时钟信号端的信号，通过所述第一输出端和所述第二输出端分别输出到相邻的两条所述栅线；

所述第二输出单元的第一控制端与所述第二节点相连，第二控制端与所述第三节点相连，输入端与所述低电平信号端相连，输出端与所述第一输出单元的第一输出端相连；所述第二输出单元用于在所述第二节点或所述第三节点的控制下，通过所述低电平信号端的信号拉低所述第一输出单元的第一输出端的电位。

在一种可能的实施方式中，本发明实施例提供的上述移位寄存器中，所述第一输出单元，包括：第一子单元和第二子单元；其中，

所述第一子单元的控制端与所述第一节点相连，输入端与所述第一时钟信号端相连，输出端与对应的所述栅线相连，所述第一子单元用于在所述第一节点的控制下将所述第一时钟信号端的信号，输出到与所述输出端相连的所述栅线；

所述第二子单元的控制端与所述第一节点相连，输入端与所述第二时钟信号端相连，输出端与所述第一子单元的输出端连接的栅线相邻的下一条所述栅线相连；所述第二子单元用于在所述第一节点的控制下，将所述第二时钟信号端的信号，输出到与所述第二子单元的输出端相连的所述栅线。

在一种可能的实施方式中，本发明实施例提供的上述移位寄存器中，所述第一子单元，包括：第一开关晶体管和第一电容；其中，

所述第一开关晶体管的栅极与所述第一节点相连，源极与所述第一时钟信号端相连，漏极与对应的所述栅线相连；

所述第一电容连接于所述第一节点和所述第一开关晶体管的漏极之间。

在一种可能的实施方式中，本发明实施例提供的上述移位寄存器中，所述第二子单元，包括：第二开关晶体管和第二电容；其中，

所述第二开关晶体管的栅极与所述第一节点相连，源极与所述第二时钟信号端相连，漏极与所述第一子单元的输出端连接的栅线相邻的下一条所述栅线相连；

所述第二电容连接于所述第一节点和所述第二开关晶体管的漏极之间。

在一种可能的实施方式中，本发明实施例提供的上述移位寄存器中，所述第二输出单元，包括：第三开关晶体管和第四开关晶体管；其中，

所述第三开关晶体管的栅极与所述第二节点相连，源极与所述低电平信号端相连，漏极与所述第一输出单元的第一输出端相连；

所述第四开关晶体管的栅极与所述第三节点相连，源极与所述低电平信号端相连，漏极与所述第一输出单元的第一输出端相连。

在一种可能的实施方式中，本发明实施例提供的上述移位寄存器中，所述上拉模块，包括：第五开关晶体管；

所述第五开关晶体管的栅极和源极均与所述信号输入端相连，漏极与所述第一节点相连。

在一种可能的实施方式中，本发明实施例提供的上述移位寄存器中，所述下拉模块，包括：第六开关晶体管和第七开关晶体管；其中，

所述第六开关晶体管的栅极与所述第二节点相连，源极与所述低电平信号端相连，漏极与所述第一节点相连；

所述第七开关晶体管的栅极与所述第三节点相连，源极与所述低电平信号端相连，漏极与所述第一节点相连。

在一种可能的实施方式中，本发明实施例提供的上述移位寄存器中，所述复位模块，包括：第八开关晶体管；

所述第八开关晶体管的栅极与所述复位信号端相连，源极与所述低电平信号端相连，漏极与所述第一节点相连。

在一种可能的实施方式中，本发明实施例提供的上述移位寄存器中，所述第一控制模块，包括：第九开关晶体管、第十开关晶体管、第十一开关晶体管和第十二开关晶体管；其中，

所述第九开关晶体管的栅极和源极与所述第一参考信号端相连，漏极与所述第十开关晶体管的栅极相连；

所述第十开关晶体管的源极与所述第一参考信号端相连，漏极与所述第三节点相连；

所述第十一开关晶体管的栅极与所述第一节点相连，源极与所述低电平信号端相连，漏极与所述第十开关晶体管的栅极相连；

所述第十二开关晶体管的栅极与所述第一节点相连，源极与所述低电平信号端相连，漏极与所述第三节点相连。

在一种可能的实施方式中，本发明实施例提供的上述移位寄存器中，所述第二控制模块，包括：第十三开关晶体管、第十四开关晶体管、第十五开关晶体管和第十六开关晶体管；其中，

所述第十三开关晶体管的栅极和源极与所述第二参考信号端相连，漏极与所述第十四开关晶体管的栅极相连；

所述第十四开关晶体管的源极与所述第二参考信号端相连，漏极与所述第二节点相连；

所述第十五开关晶体管的栅极与所述第一节点相连，源极与所述低电平信号端相连，漏极与所述第十四开关晶体管的栅极相连；

所述第十六开关晶体管的栅极与所述第一节点相连，源极与所述低电平信号端相连，漏极与所述第二节点相连。

在一种可能的实施方式中，本发明实施例提供的上述移位寄存器中，还包括：初始化模块；

所述初始化模块的控制端与初始化信号端相连，输入端与所述低电平信号端相连，输出端与所述第一节点相连；所述初始化模块用于在所述初始化信号端的控制下，通过所述低电平信号端的信号对所述第一节点初始化。

在一种可能的实施方式中，本发明实施例提供的上述移位寄存器中，所述初始化模块，包括：第十七开关晶体管；

所述第十七开关晶体管的栅极与所述初始化信号端相连，源极与所述低电平信号端相连，漏极与所述第一节点相连。

本发明实施例提供了一种栅极驱动电路，包括级联的多个本发明实施例提供的上述移位寄存器，除最后一级移位寄存器之外，其余每一级移位寄存器的第一输出端均向与其相邻的下一级移位寄存器的信号输入端输入触发信号，且第一输出端和第二输出端分别向与其相连的栅线输入栅扫描信号；相邻的三个移位寄存器中，第三个移位寄存器的第二输出端向第一个移位寄存器的复位信号端输入复位信号。

本发明实施例提供了一种显示面板，包括本发明实施例提供的上述栅极驱动电路。

本发明实施例的有益效果包括：

本发明实施例提供了一种移位寄存器、栅极驱动电路及显示面板，该移位寄存器包括：上拉模块、下拉模块、复位模块、第一控制模块、第二控制模块和输出模块；其中，

上拉模块的控制端和输入端均与信号输入端相连，输出端与第一节点相连；上拉模块用于在信号输入端的控制下，通过信号输入端输入的信号拉高第一节点的电位；

下拉模块的第一控制端与第二节点相连，第二控制端与第三节点相连，输入端与低电平信号端相连，输出端与第一节点相连；下拉模块用于在第二节点或第三节点的控制下，通过低电平信号端的信号拉低第一节点的电位；

复位模块的控制端与复位信号端相连，输入端与低电平信号端相连，输出端与第一节点相连；复位模块用于在复位信号端的控制下，通过低电平信号端的信号拉低第一节点的电位；

第一控制模块的第一控制端与第一节点相连，第二控制端和第一输入端与第一参考信号端相连，第二输入端与低电平信号端相连，输出端与第三节点相连；第一控制模块用于在第一节点的控制下，通过低电平信号端的信号拉低第三节点的电位；在第一参考信号端的控制下，通过第一参考信号端的信号拉高第三节点的电位；

第二控制模块的第一控制端与第一节点相连，第二控制端和第一输入端与第二参考信号端相连，第二输入端与低电平信号端相连，输出端与第二节点相连；第二控制模块用于在第一节点的控制下，通过低电平信号端的信号拉低第二节点的电位；在第二参考信号端的控制下，通过二参考信号端的信号拉高第二节点的电位；

输出模块的第一控制端与第一节点相连，第二控制端与第二节点相连，第三控制端与第三节点相连，第一输入端与第一时钟信号端相连，第二输入端与第二时钟信号端相连，第三输入端与低电平信号端相连，第一输出端和第二输出端分别与相邻的两条栅线相连；输出模块用于在第一节点的控制下，将第一时钟信号端的信号和第二时钟信号端的信号，通过第一输出端和第二输出端分别输出到相邻的两条栅线；在第二节点或第三节点的控制下，通过低电平信号端的信号拉低第一输出端的电位。

具体地，本发明实施例提供的上述移位寄存器通过上拉模块、下拉模块、复位模块、第一控制模块、第二控制模块和输出模块可以实现扫描信号的正常输出；且本发明的移位寄存器的输出模块具有两个输出端，分别连接相邻的两条栅线，因此本发明的一个移位寄存器可以对应两条栅线，进而可以实现通过一个移位寄存器向相邻的两条栅线输入扫描信号；相对于现有技术中一个移位寄存器对应一条栅线，本发明可以将移位寄存器的数量减半，从而减小了栅极驱动电路在显示面板上占用的面积，节省制作成本且有利于实现显示面板的窄边框设计。

附图说明

图1为本发明实施例提供的移位寄存器的结构示意图；

图2为本发明实施例提供的移位寄存器的具体结构示意图；

图3为本发明实施例提供的移位寄存器的工作时序图；

图4为本发明实施例提供的栅极驱动电路的结构示意图。

具体实施方式

下面结合附图，对本发明实施例提供移位寄存器、栅极驱动电路及显示面板的具体实施方式进行详细的说明。

本发明实施例提供了一种移位寄存器，如图1所示，可以包括：上拉模块01、下拉模块02、复位模块03、第一控制模块04、第二控制模块05和输出模块06；其中，

上拉模块01的控制端和输入端均与信号输入端Input相连，输出端与第一节点P1相连；上拉模块01用于在信号输入端Input的控制下，通过信号输入端Input输入的信号拉高第一节点P1的电位；

下拉模块02的第一控制端与第二节点P2相连，第二控制端与第三节点P3相连，输入端与低电平信号端VSS相连，输出端与第一节点P1相连；下拉模块02用于在第二节点P2或第三节点P3的控制下，通过低电平信号端VSS的信号拉低第一节点P1的电位；

复位模块03的控制端与复位信号端Reset相连，输入端与低电平信号端VSS相连，输出端与第一节点P1相连；复位模块03用于在复位信号端Reset的控制下，通过低电平信号端VSS的信号拉低第一节点P1的电位；

第一控制模块04的第一控制端与第一节点P1相连，第二控制端和第一输入端与第一参考信号端Vref1相连，第二输入端与低电平信号端VSS相连，输出端与第三节点P3相连；第一控制模块04用于在P1第一节点的控制下，通过低电平信号端VSS的信号拉低第三节点P3的电位；在第一参考信号端Vref1的控制下，通过第一参考信号端Vref1的信号拉高第三节点P3的电位；

第二控制模块05的第一控制端与第一节点P1相连，第二控制端和第一输入端与第二参考信号端Vref2相连，第二输入端与低电平信号端VSS相连，输出端与第二节点P2相连；第二控制模块05用于在第一节点P1的控制下，通过低电平信号端VSS的信号拉低第二节点P2的电位；在第二参考信号端Vref2的控制下，通过二参考信号端Vref2的信号拉高第二节点P2的电位；

输出模块06的第一控制端与第一节点P1相连，第二控制端与第二节点P2相连，第三控制端与第三节点P3相连，第一输入端与第一时钟信号端CLK1相连，第二输入端与第二时钟信号端CLK2相连，第三输入端与低电平信号端VSS相连，第一输出端Out1和第二输出端Out2分别与相邻的两条栅线相连；输出模块06用于在第一节点P1的控制下，将第一时钟信号端CLK1的信号和第二时钟信号端CLK2的信号，通过第一输出端Out1和第二输出端Out2分别输出到相邻的两条栅线；在第二节点P2或第三节点P3的控制下，通过低电平信号端VSS的信号拉低第一输出端Out1的电位。

具体地，本发明实施例提供的上述移位寄存器通过上拉模块、下拉模块、复位模块、第一控制模块、第二控制模块和输出模块可以实现扫描信号的正常输出；且本发明的移位寄存器的输出模块具有两个输出端，分别连接相邻的两条栅线，因此本发明的一个移位寄存器可以对应两条栅线，进而可以实现通过一个移位寄存器向相邻的两条栅线输入扫描信号；相对于现有技术中一个移位寄存器对应一条栅线，本发明可以将移位寄存器的数量减半，从而减小了栅极驱动电路在显示面板上占用的面积，节省制作成本且有利于实现显示面板的窄边框设计。

在具体实施时，本发明实施例提供的上述移位寄存器中，如图2所示，输出模块06可以包括：第一输出单元061和第二输出单元062；其中，

第一输出单元061的控制端与第一节点P1相连，第一输入端与第一时钟信号端CLK1相连，第二输入端与第二时钟信号端CLK2相连，第一输出端Out1和第二输出端Out2分别与相邻的两条栅线相连；第一输出单元061用于在第一节点P1的控制下，将第一时钟信号端CLK1的信号和第二时钟信号端CLK2的信号，通过第一输出端Out1和第二输出端Out2分别输出到相邻的两条栅线；

第二输出单元062的第一控制端与第二节点P2相连，第二控制端与第三节点P3相连，输入端与低电平信号端VSS相连，输出端与第一输出单元061的第一输出端Out1相连；第二输出单元062用于在第二节点P2或第三节点P3的控制下，通过低电平信号端VSS的信号拉低第一输出单元061的第一输出端Out1的电位。

具体地，本发明实施例提供的上述移位寄存器中，输出模块可以包括第一输出单元和第二输出单元，第一输出单元用于向相邻的两条栅线输出扫描信号，这样可以实现一个移位寄存器向两条栅线输入扫描信号；第二输出单元则用于拉低第一输出端的电位，从而关闭移位寄存器的输出。

在具体实施时，本发明实施例提供的上述移位寄存器中，如图2所示，第一输出单元061可以包括：第一子单元0611和第二子单元0612；其中，

第一子单元0611的控制端与第一节点P1相连，输入端与第一时钟信号端CLK1相连，输出端Out1与对应的栅线相连，第一子单元0611用于在第一节点P1的控制下将第一时钟信号端CLK1的信号，输出到与输出端Out1相连的栅线；

第二子单元0612的控制端与第一节点P1相连，输入端与第二时钟信号端CLK2相连，输出端与第一子单元0611的输出端Out1连接的栅线相邻的下一条栅线相连；第二子单元0612用于在第一节点P2的控制下，将第二时钟信号端CLK2的信号，输出到与第二子单元0612的输出端相连的栅线。

具体地，本发明实施例提供的上述移位寄存器中，第一输出单元可以包括两个子单元，两个子单元分别对应一条栅线，从而可以实现一个移位寄存器向两条栅线输入扫描信号。

在具体实施时，本发明实施例提供的上述移位寄存器中，如图2所示，第一子单元0611可以包括：第一开关晶体管T1和第一电容C1；其中，第一开关晶体管T1的栅极与第一节点P1相连，源极与第一时钟信号端CLK1相连，漏极与对应的栅线相连；第一电容C1连接于第一节点P1和第一开关晶体管T1的漏极之间。具体地，第一开关晶体管可以在第一节点的控制下导通，导通的第一开关晶体管可以将第一时钟信号端的信号输出到对应的栅线。

在具体实施时，本发明实施例提供的上述移位寄存器中，如图2所示，第二子单元0612可以包括：第二开关晶体管T2和第二电容C2；其中，第二开关晶体管T2的栅极与第一节点P1相连，源极与第二时钟信号端CLK2相连，漏极与第一子单元0611的输出端连接的栅线相邻的下一条栅线相连；第二电容C2连接于第一节点P1和第二开关晶体管T2的漏极之间。具体地，第二开关晶体管可以在第一节点的控制下导通，导通的第二开关晶体管可以将第二时钟信号端的信号输出到对应的栅线。

在具体实施时，本发明实施例提供的上述移位寄存器中，如图2所示，第二输出单元062可以包括：第三开关晶体管T3和第四开关晶体管T4；其中，第三开关晶体管T3的栅极与第二节点P2相连，源极与低电平信号端VSS相连，漏极与第一输出单元0611的第一输出端Out1相连；第四开关晶体管T4的栅极与第三节点P3相连，源极与低电平信号端VSS相连，漏极与第一输出单元0611的第一输出端Out1相连。具体地，第三开关晶体管可以在第二节点的控制下导通，导通的第三开关晶体管可以将低电平信号端的信号输出到第一输出单元的第一输出端；第四开关晶体管可以在第三节点的控制下导通，导通的第四开关晶体管可以将低电平信号端的信号输出到第一输出单元的第一输出端。

在具体实施时，本发明实施例提供的上述移位寄存器中，如图2所示，上拉模块01可以包括：第五开关晶体管T5；第五开关晶体管T5的栅极和源极均与信号输入端Input相连，漏极与第一节点P1相连。具体地，第五开关晶体管可以在信号输入端的控制下导通，导通的第五开关晶体管可以将信号输入端的信号输出到第一节点。

在具体实施时，本发明实施例提供的上述移位寄存器中，如图2所示，下拉模块02可以包括：第六开关晶体管T6和第七开关晶体管T7；其中，第六开关晶体管T6的栅极与第二节点P2相连，源极与低电平信号端VSS相连，漏极与第一节点P1相连；第七开关晶体管T7的栅极与第三节点P3相连，源极与低电平信号端VSS相连，漏极与第一节点P1相连。具体地，第六开关晶体管可以在第二节点的控制下导通，导通的第六开关晶体管可以将低电平信号端的信号输出到第一节点；第七开关晶体管可以在第三节点的控制下导通，导通的第七开关晶体管可以将低电平信号端的信号输出到第一节点。

在具体实施时，本发明实施例提供的上述移位寄存器中，如图2所示，复位模块03可以包括：第八开关晶体管T8；第八开关晶体管T8的栅极与复位信号端Reset相连，源极与低电平信号端VSS相连，漏极与第一节点P1相连。具体地，第八开关晶体管可以在复位信号端的控制下导通，导通的第八开关晶体管可以将低电平信号端的信号输出到第一节点。

在具体实施时，本发明实施例提供的上述移位寄存器中，如图2所示，第一控制模块04包括：第九开关晶体管T9、第十开关晶体管T10、第十一开关晶体管T11和第十二开关晶体管T12；其中，第九开关晶体管T9的栅极和源极与第一参考信号端Vref1相连，漏极与第十开关晶体管T10的栅极相连；第十开关晶体管T10的源极与第一参考信号端Vref1相连，漏极与第三节点P3相连；第十一开关晶体管T11的栅极与第一节点P1相连，源极与低电平信号端VSS相连，漏极与第十开关晶体管T10的栅极相连；第十二开关晶体管T12的栅极与第一节点P1相连，源极与低电平信号端VSS相连，漏极与第三节点P3相连。具体地，第九开关晶体管可以在第一参考信号端的控制下导通，导通的第九开关晶体管可以将第一参考信号端的信号输出到第十开关晶体管的栅极；第十开关晶体管可以在第九开关晶体管的漏极输出的第一参考信号端的信号的控制下导通，导通的第十开关晶体管可以将第一参考信号端的信号输出到第三节点；第十一开关晶体管可以在第一节点的控制下导通，导通的第十一开关晶体管可以将低电平信号端的信号输出到第十开关晶体管的栅极；第十二开关晶体管可以在第一节点的控制下导通，导通的第十二开关晶体管可以将低电平信号端的信号输出到第三节点。

在具体实施时，本发明实施例提供的上述移位寄存器中，如图2所示，第二控制模块05可以包括：第十三开关晶体管T13、第十四开关晶体管T14、第十五开关晶体管T15和第十六开关晶体管T16；其中，第十三开关晶体管T13的栅极和源极与第二参考信号端Vref 2相连，漏极与第十四开关晶体管T14的栅极相连；第十四开关晶体管T14的源极与第二参考信号端Vref2相连，漏极与第二节点P2相连；第十五开关晶体管T15的栅极与第一节点P1相连，源极与低电平信号端VSS相连，漏极与第十四开关晶体管T14的栅极相连；第十六开关晶体管T16的栅极与第一节点P1相连，源极与低电平信号端VSS相连，漏极与第二节点P2相连。具体地，第十三开关晶体管可以在第二参考信号端的控制下导通，导通的第十三开关晶体管可以将第二参考信号端的信号输出到第十四开关晶体管的栅极；第十四开关晶体管可以在第十三开关晶体管的漏极输出的第二参考信号端的信号的控制下导通，导通的第十四开关晶体管可以将第二参考信号端的信号输出到第二节点；第十五开关晶体管可以在第一节点的控制下导通，导通的第十五开关晶体管可以将低电平信号端的信号输出到第十四开关晶体管的栅极；第十六开关晶体管可以在第一节点的控制下导通，导通的第十六开关晶体管可以将低电平信号端的信号输出到第二节点。

在具体实施时，本发明实施例提供的上述移位寄存器中，如图2所示，还可以包括：初始化模块07；初始化模块07的控制端与初始化信号端STV相连，输入端与低电平信号端VSS相连，输出端与第一节点P1相连；初始化模块07用于在初始化信号端STV的控制下，通过低电平信号端VSS的信号对第一节点P1初始化。具体地，本发明实施例提供的上述移位寄存器中，还可以通过初始化模块对第一节点进行初始化，清除前一帧的残余电荷。

在具体实施时，本发明实施例提供的上述移位寄存器中，如图2所示，初始化模块07可以包括：第十七开关晶体管T17；第十七开关晶体管T17的栅极与初始化信号端STV相连，源极与低电平信号端VSS相连，漏极与第一节点P1相连。具体地，第十七开关晶体管可以在初始化信号端的控制下导通，导通的第十七开关晶体管可以将低电平信号端的信号输出到第一节点。

需要说明的是本发明上述实施例中提到的开关晶体管可以是薄膜晶体管(TFT，Thin Film Transistor)，也可以是金属氧化物半导体场效应管(MOS，Metal Oxide Semiconductor)，在此不做限定。在具体实施中，这些晶体管的源极和漏极可以互换，不做具体区分。在描述具体实施例时以薄膜晶体管为例进行说明。

下面结合图2所示的移位寄存器以及图3所示的图2的输入输出时序图，对本发明实施例提供的移位寄存器的工作过程作以描述。具体地，选取如图3所示的输入输出时序图中的t1～t3三个阶段。下述描述中以1表示高电平信号，0表示低电平信号。

在t1阶段，Input＝1，CLK1＝0～1，CLK2＝0，Reset＝0，Vref1＝1，Vref2＝0。由于Input＝1，因此第五开关晶体管T5导通，导通的第五开关晶体管T5将信号输入端Input与第一节点P1导通，此时由于Input＝1，因此第一节点P1的电位被拉高，从而使得第一开关晶体管T1和第二开关晶体管T2导通；导通的第一开关晶体管T1将第一时钟信号端CLK1与输出端Out1导通，此时CLK1＝0～1，如图3所示，第一时钟信号端CLK1的信号在t1阶段的前三分之二阶段为低电平，后三分之一阶段为高电平，因此输出端Out1在t1阶段的后三分之一阶段开始输出高电平；导通的第二开关晶体管T2将第二时钟信号端CLK2与输出端Out2导通，此阶段CLK2＝0，因此输出端Out2输出低电平。另外，由于第一节点P1的电位被拉高，因此第十一、第十二、第十五、第十六开关晶体管均导通；导通的而第一十开关晶体管T11将第十开关晶体管T10的栅极的电位拉低；导通的第十二开关晶体管T12将第三节点P3的电位拉低；导通的第十五开关晶体管T15将第十四开关晶体管T14的栅极的电位拉低；导通的第十六开关晶体管T16将第二节点P2的电位拉低。

在t2阶段，Input＝0，CLK1＝1～0，CLK2＝1，Reset＝0，Vref1＝1，Vref2＝0。此阶段由于Input＝0，因此第五开关晶体管T5截止，第一节点P1保持上一阶段的高电位，同时由于第一电容C1和第二电容C2的自举作用，使得第一节点P1的电位进一步升高，第一开关晶体管T1和第二开关晶体管T2继续导通；导通的第一开关晶体管T1将第一时钟信号端CLK1与输出端Out1导通，此时CLK1＝1～0，如图3所示，第一时钟信号端CLK1的信号在t2阶段的前三分之二阶段为高电平，后三分之一阶段为低电平，因此输出端Out1在t2阶段的前三分之二阶段输出高电平，后三分之一阶段输出低电平；导通的第二开关晶体管T2将第二时钟信号端CLK2与输出端Out2导通，此阶段CLK2＝1，因此输出端Out2输出高电平。另外，第十一、第十二、第十五、第十六开关晶体管保持上一阶段的导通状态。

在t3阶段，Input＝0，CLK1＝0～1，CLK2＝0，Reset＝1，Vref1＝1，Vref2＝0。由于Reset＝1，因此第八开关晶体管T8导通，导通的第八开关晶体管T8将低电平信号端VSS与第一节点P1导通，进而拉低第一节点P1的电位，从而使得第一开关晶体管T1和第二开关晶体管T2截止。此阶段第九开关晶体管T9在第一参考信号端Vref1的控制下导通，进而通过第一参考信号端Vref1的信号拉高第十开关晶体管T10的栅极电位，使得第十开关晶体管T10导通；导通的第十开关晶体管T10将第三节点P3的电位拉高，从而使得第七开关晶体管T7和第四开关晶体管T4导通；导通的第四开关晶体管T4将低电平信号端VSS与输出端Out1导通，对输出端Out1降噪；导通的第七开关晶体管T7将低电平信号端VSS与第一节点P1导通，对第一节点P1降噪。

接下来移位寄存器保持t3阶段的输出状态，直到下一帧到来，信号输入端Input输入高电平开启信号，移位寄存器将重复上述3个工作阶段。

需要说明的是，初始化信号端STV可以在每一帧开始前输入初始化信号，从而使得第十七开关晶体管T17导通，导通的第十七开关晶体管T17将低电平信号端VSS与第一节点P1导通，进而对第一节点P1初始化，清除上一帧的残余电荷；而第一参考信号端Vref1和第二参考信号端Vref2的信号高低电平相反，可以每2s互换一次，从而控制相应的开关晶体管导通。

基于同一发明构思，本发明实施例提供了一种栅极驱动电路，包括级联的多个本发明实施例提供的上述移位寄存器，除最后一级移位寄存器之外，其余每一级移位寄存器的第一输出端均向与其相邻的下一级移位寄存器的信号输入端输入触发信号，且第一输出端和第二输出端分别向与其相连的栅线输入栅扫描信号；相邻的三个移位寄存器中，第三个移位寄存器的第二输出端向第一个移位寄存器的复位信号端输入复位信号。

具体地，为了方便说明，图4中仅示出了四个移位寄存器，分别为第N级移位寄存器GOAN、第N+1级移位寄存器GOAN+1、第N+2级移位寄存器GOAN+2、第N+3级移位寄存器GOAN+3。其中，除最后一级移位寄存器外，其余每级移位寄存器的扫描信号输出端Out1不仅向与其连接的栅线输出栅开启信号，还向与其相邻的下一级移位寄存器的信号输入端Input输入触发信号；相邻的三个移位寄存器中，第三个移位寄存器的第二输出端Out2向第一个移位寄存器的复位信号端Reset输入复位信号。

基于同一发明构思，本发明实施例提供了一种显示面板，包括本发明实施例提供的上述栅极驱动电路。该显示面板可以应用于手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。由于该显示面板解决问题的原理与栅极驱动电路相似，因此该显示面板的实施可以参见上述栅极驱动电路的实施，重复之处不再赘述。

本发明实施例提供了一种移位寄存器、栅极驱动电路及显示面板，该移位寄存器包括：上拉模块、下拉模块、复位模块、第一控制模块、第二控制模块和输出模块；其中，

上拉模块的控制端和输入端均与信号输入端相连，输出端与第一节点相连；上拉模块用于在信号输入端的控制下，通过信号输入端输入的信号拉高第一节点的电位；

下拉模块的第一控制端与第二节点相连，第二控制端与第三节点相连，输入端与低电平信号端相连，输出端与第一节点相连；下拉模块用于在第二节点或第三节点的控制下，通过低电平信号端的信号拉低第一节点的电位；

复位模块的控制端与复位信号端相连，输入端与低电平信号端相连，输出端与第一节点相连；复位模块用于在复位信号端的控制下，通过低电平信号端的信号拉低第一节点的电位；

第一控制模块的第一控制端与第一节点相连，第二控制端和第一输入端与第一参考信号端相连，第二输入端与低电平信号端相连，输出端与第三节点相连；第一控制模块用于在第一节点的控制下，通过低电平信号端的信号拉低第三节点的电位；在第一参考信号端的控制下，通过第一参考信号端的信号拉高第三节点的电位；

第二控制模块的第一控制端与第一节点相连，第二控制端和第一输入端与第二参考信号端相连，第二输入端与低电平信号端相连，输出端与第二节点相连；第二控制模块用于在第一节点的控制下，通过低电平信号端的信号拉低第二节点的电位；在第二参考信号端的控制下，通过二参考信号端的信号拉高第二节点的电位；

输出模块的第一控制端与第一节点相连，第二控制端与第二节点相连，第三控制端与第三节点相连，第一输入端与第一时钟信号端相连，第二输入端与第二时钟信号端相连，第三输入端与低电平信号端相连，第一输出端和第二输出端分别与相邻的两条栅线相连；输出模块用于在第一节点的控制下，将第一时钟信号端的信号和第二时钟信号端的信号，通过第一输出端和第二输出端分别输出到相邻的两条栅线；在第二节点或第三节点的控制下，通过低电平信号端的信号拉低第一输出端的电位。

具体地，本发明实施例提供的上述移位寄存器通过上拉模块、下拉模块、复位模块、第一控制模块、第二控制模块和输出模块可以实现扫描信号的正常输出；且本发明的移位寄存器的输出模块具有两个输出端，分别连接相邻的两条栅线，因此本发明的一个移位寄存器可以对应两条栅线，进而可以实现通过一个移位寄存器向相邻的两条栅线输入扫描信号；相对于现有技术中一个移位寄存器对应一条栅线，本发明可以将移位寄存器的数量减半，从而减小了栅极驱动电路在显示面板上占用的面积，节省制作成本且有利于实现显示面板的窄边框设计。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。