1.一种移位寄存器，其特征在于，包括：上拉模块、下拉模块、复位模块、第一控制模块、第二控制模块和输出模块；其中，
所述上拉模块的控制端和输入端均与信号输入端相连，输出端与所述第一节点相连；所述上拉模块用于在所述信号输入端的控制下，通过所述信号输入端输入的信号拉高所述第一节点的电位；
所述下拉模块的第一控制端与第二节点相连，第二控制端与第三节点相连，输入端与低电平信号端相连，输出端与所述第一节点相连；所述下拉模块用于在所述第二节点或所述第三节点的控制下，通过所述低电平信号端的信号拉低所述第一节点的电位；
所述复位模块的控制端与复位信号端相连，输入端与所述低电平信号端相连，输出端与所述第一节点相连；所述复位模块用于在所述复位信号端的控制下，通过所述低电平信号端的信号拉低所述第一节点的电位；
所述第一控制模块的第一控制端与所述第一节点相连，第二控制端和第一输入端与第一参考信号端相连，第二输入端与所述低电平信号端相连，输出端与所述第三节点相连；所述第一控制模块用于在所述第一节点的控制下，通过所述低电平信号端的信号拉低所述第三节点的电位；在所述第一参考信号端的控制下，通过所述第一参考信号端的信号拉高所述第三节点的电位；
所述第二控制模块的第一控制端与所述第一节点相连，第二控制端和第一输入端与第二参考信号端相连，第二输入端与所述低电平信号端相连，输出端与所述第二节点相连；所述第二控制模块用于在所述第一节点的控制下，通过所述低电平信号端的信号拉低所述第二节点的电位；在所述第二参考信号端的控制下，通过所述二参考信号端的信号拉高所述第二节点的电位；
所述输出模块的第一控制端与所述第一节点相连，第二控制端与所述第二节点相连，第三控制端与所述第三节点相连，第一输入端与第一时钟信号端相连，第二输入端与第二时钟信号端相连，第三输入端与所述低电平信号端相连，第一输出端和第二输出端分别与相邻的两条栅线相连；所述输出模块用于在所述第一节点的控制下，将所述第一时钟信号端的信号和所述第二时钟信号端的信号，通过所述第一输出端和所述第二输出端分别输出到相邻的两条所述栅线；在所述第二节点或所述第三节点的控制下，通过所述低电平信号端的信号拉低所述第一输出端的电位。
2.如权利要求1所述的移位寄存器，其特征在于，所述输出模块，包括：第一输出单元和第二输出单元；其中，
所述第一输出单元的控制端与所述第一节点相连，第一输入端与所述第一时钟信号端相连，第二输入端与所述第二时钟信号端相连，第一输出端和第二输出端分别与相邻的两条所述栅线相连；所述第一输出单元用于在所述第一节点的控制下，将所述第一时钟信号端的信号和所述第二时钟信号端的信号，通过所述第一输出端和所述第二输出端分别输出到相邻的两条所述栅线；
所述第二输出单元的第一控制端与所述第二节点相连，第二控制端与所述第三节点相连，输入端与所述低电平信号端相连，输出端与所述第一输出单元的第一输出端相连；所述第二输出单元用于在所述第二节点或所述第三节点的控制下，通过所述低电平信号端的信号拉低所述第一输出单元的第一输出端的电位。
3.如权利要求2所述的移位寄存器，其特征在于，所述第一输出单元，包括：第一子单元和第二子单元；其中，
所述第一子单元的控制端与所述第一节点相连，输入端与所述第一时钟信号端相连，输出端与对应的所述栅线相连，所述第一子单元用于在所述第一节点的控制下将所述第一时钟信号端的信号，输出到与所述输出端相连的所述栅线；
所述第二子单元的控制端与所述第一节点相连，输入端与所述第二时钟信号端相连，输出端与所述第一子单元的输出端连接的栅线相邻的下一条所述栅线相连；所述第二子单元用于在所述第一节点的控制下，将所述第二时钟信号端的信号，输出到与所述第二子单元的输出端相连的所述栅线。
4.如权利要求3所述的移位寄存器，其特征在于，所述第一子单元，包括：第一开关晶体管和第一电容；其中，
所述第一开关晶体管的栅极与所述第一节点相连，源极与所述第一时钟信号端相连，漏极与对应的所述栅线相连；
所述第一电容连接于所述第一节点和所述第一开关晶体管的漏极之间。
5.如权利要求3所述的移位寄存器，其特征在于，所述第二子单元，包括：第二开关晶体管和第二电容；其中，
所述第二开关晶体管的栅极与所述第一节点相连，源极与所述第二时钟信号端相连，漏极与所述第一子单元的输出端连接的栅线相邻的下一条所述栅线相连；
所述第二电容连接于所述第一节点和所述第二开关晶体管的漏极之间。
6.如权利要求2所述的移位寄存器，其特征在于，所述第二输出单元，包括：第三开关晶体管和第四开关晶体管；其中，
所述第三开关晶体管的栅极与所述第二节点相连，源极与所述低电平信号端相连，漏极与所述第一输出单元的第一输出端相连；
所述第四开关晶体管的栅极与所述第三节点相连，源极与所述低电平信号端相连，漏极与所述第一输出单元的第一输出端相连。
7.如权利要求1-6任一项所述的移位寄存器，其特征在于，所述上拉模块，包括：第五开关晶体管；
所述第五开关晶体管的栅极和源极均与所述信号输入端相连，漏极与所述第一节点相连。
8.如权利要求1-6任一项所述的移位寄存器，其特征在于，所述下拉模块，包括：第六开关晶体管和第七开关晶体管；其中，
所述第六开关晶体管的栅极与所述第二节点相连，源极与所述低电平信号端相连，漏极与所述第一节点相连；
所述第七开关晶体管的栅极与所述第三节点相连，源极与所述低电平信号端相连，漏极与所述第一节点相连。
9.如权利要求1-6任一项所述的移位寄存器，其特征在于，所述复位模块，包括：第八开关晶体管；
所述第八开关晶体管的栅极与所述复位信号端相连，源极与所述低电平信号端相连，漏极与所述第一节点相连。
10.如权利要求1-6任一项所述的移位寄存器，其特征在于，所述第一控制模块，包括：第九开关晶体管、第十开关晶体管、第十一开关晶体管和第十二开关晶体管；其中，
所述第九开关晶体管的栅极和源极与所述第一参考信号端相连，漏极与所述第十开关晶体管的栅极相连；
所述第十开关晶体管的源极与所述第一参考信号端相连，漏极与所述第三节点相连；
所述第十一开关晶体管的栅极与所述第一节点相连，源极与所述低电平信号端相连，漏极与所述第十开关晶体管的栅极相连；
所述第十二开关晶体管的栅极与所述第一节点相连，源极与所述低电平信号端相连，漏极与所述第三节点相连。
11.如权利要求1-6任一项所述的移位寄存器，其特征在于，所述第二控制模块，包括：第十三开关晶体管、第十四开关晶体管、第十五开关晶体管和第十六开关晶体管；其中，
所述第十三开关晶体管的栅极和源极与所述第二参考信号端相连，漏极与所述第十四开关晶体管的栅极相连；
所述第十四开关晶体管的源极与所述第二参考信号端相连，漏极与所述第二节点相连；
所述第十五开关晶体管的栅极与所述第一节点相连，源极与所述低电平信号端相连，漏极与所述第十四开关晶体管的栅极相连；
所述第十六开关晶体管的栅极与所述第一节点相连，源极与所述低电平信号端相连，漏极与所述第二节点相连。
12.如权利要求1所述的移位寄存器，其特征在于，还包括：初始化模块；
所述初始化模块的控制端与初始化信号端相连，输入端与所述低电平信号端相连，输出端与所述第一节点相连；所述初始化模块用于在所述初始化信号端的控制下，通过所述低电平信号端的信号对所述第一节点初始化。
13.如权利要求12所述的移位寄存器，其特征在于，所述初始化模块，包括：第十七开关晶体管；
所述第十七开关晶体管的栅极与所述初始化信号端相连，源极与所述低电平信号端相连，漏极与所述第一节点相连。
14.一种栅极驱动电路，其特征在于，包括级联的多个如权利要求1-13任一项所述的移位寄存器，除最后一级移位寄存器之外，其余每一级移位寄存器的第一输出端均向与其相邻的下一级移位寄存器的信号输入端输入触发信号，且第一输出端和第二输出端分别向与其相连的栅线输入栅扫描信号；相邻的三个移位寄存器中，第三个移位寄存器的第二输出端向第一个移位寄存器的复位信号端输入复位信号。
15.一种显示面板，其特征在于，包括如权利要求14所述的栅极驱动电路。