1.一种移位寄存器单元，包括：
输入子电路(101)，连接信号输入端和上拉节点之间，被配置为向上拉节点输入信号；
输出子电路(102)，连接在上拉节点和信号输出端之间，被配置为在上拉节点的控制下，向信号输出端输出脉冲信号；
复位子电路(103)，连接在复位端、上拉节点和信号输出端之间，被配置为在复位端的控制下，对上拉节点和信号输出端进行复位；以及
时钟信号选择子电路(104)，其输入端连接到第一时钟信号端和第二时钟信号端，控制端连接到第一控制端和第二控制端，第一输出端连接到输出子电路，被配置为根据第一控制端和第二控制端的电平来选择向输出子电路提供第一时钟信号还是第二时钟信号。
2.根据权利要求1所述的移位寄存器单元，还包括下拉节点控制子电路(105)，其连接到上拉节点(PU)和时钟信号选择子电路(104)的第二输出端，被配置为根据时钟信号选择子电路提供的第一时钟信号或第二时钟信号以及上拉节点的电平，控制下拉节点的电平。
3.根据权利要求2所述的移位寄存器单元，其中，移位寄存器还包括下拉子电路(106)，连接到下拉节点、上拉节点和信号输出端，被配置为根据下拉节点的电平对上拉节点和信号输出端进行下拉。
4.根据权利要求3所述的移位寄存器单元，其中，移位寄存器还包括辅助控制子电路(107)，连接到上拉节点(PU)、信号输出端和时钟信号选择子电路(104)的第二输出端，被配置为根据时钟信号选择子电路提供的时钟信号，辅助控制上拉节点和信号输出端的电平。
5.根据权利要求1-4任一项所述的移位寄存器单元，其中，
输入子电路包括：输入晶体管(M1)，其控制极和第一极连接到信号输入端，第二极连接到上拉节点；
输出子电路包括：输出晶体管(M3)，其控制极连接到上拉节点，第一极连接到时钟信号选择子电路的第一输出端，第二极连接到信号输出端；以及电容(C1)，其第一端连接到上拉节点，第二端连接到信号输出端；以及
复位子电路(103)包括：第一复位晶体管(M2)，其控制极连接到复位端，第一极连接到上拉节点，第二极连接到第一电源端；以及第二复位晶体管(M4)，其控制极连接到复位端，第一极连接到信号输出端，第二极连接到第一电源端。
6.根据权利要求1-4任一项所述的移位寄存器单元，其中，
时钟信号选择子电路(104)包括：第一选择晶体管(T1)，其控制极连接到第一控制端，第一极连接到第一时钟信号端，第二极连接到时钟信号选择子电路的第一输出端；第二选择晶体管(T2)，其控制极连接到第二控制端，第一极连接到第二时钟信号端，第二极连接到时钟信号选择子电路的第一输出端。
7.根据权利要求6所述的移位寄存器单元，其中，
时钟信号选择子电路(104)还包括：第三选择晶体管(T3)，其控制极连接到第一控制端，第一极连接到第二时钟信号端，第二极连接到时钟信号选择子电路的第二输出端；第四选择晶体管(T4)，其控制极连接到第二控制端，第一极连接到第一时钟信号端，第二极连接到第三选择晶体管的第二极。
8.根据权利要求2-4任一项所述的移位寄存器单元，其中，
其中，下拉节点控制子电路(105)包括：第一下拉控制晶体管(M9)，其控制极和第一极连接到时钟信号选择子电路的第二输出端，第二极连接到下拉控制节点(PD_CN)；第二下拉控制晶体管(M5)，其控制极连接到下拉控制节点(PD_CN)，第一极连接到第一下拉控制晶体管(M9)的第一极，第二极连接到下拉节点；第三下拉控制晶体管(M8)，其控制极连接到上拉节点，第一极连接到下拉控制节点，第二极连接到第一电源端；以及第四下拉控制晶体管(M6)，其控制极连接到上拉节点，第一极连接到下拉节点，第二极连接到第一电源端。
9.根据权利要求3-4任一项所述的移位寄存器单元，其中，
下拉子电路(106)包括：第一下拉晶体管(M10)，其控制极连接到下拉节点，第一极连接到上拉节点，第二极连接到第一电源端；以及第二下拉晶体管(M11)，其控制极连接到下拉节点，第一极连接到信号输出端，第二极连接到第一电源端。
10.根据权利要求4所述的移位寄存器单元，其中，
辅助控制子电路(107)包括：
第一辅助控制晶体管(M13)，其控制极连接到时钟信号选择子电路的第二输出端，第一极连接到信号输入端，第二极连接到上拉节点；以及
第二辅助控制晶体管(M12)，其控制极连接到时钟信号选择子电路的第二输出端，第一极连接到信号输出端，第二极连接到第一电源端。
11.一种栅极驱动电路，包括N级如权利要求1-10任一项所述的移位寄存器单元，其中，第k级移位寄存器单元被配置为扫描对应的栅线，其信号输出端经由与第k级对应的第一开关晶体管连接到第k+1级移位寄存器单元的信号输入端，并且还经由与第k级对应的第二开关晶体管连接到第k+2级移位寄存器单元的信号输入端,其中k≥3，N和k为整数；
其信号输入端经由与第k级对应的第三开关晶体管连接到第k-1级移位寄存器单元的信号输出端，并且还经由与第k级对应的第四开关晶体管连接到第k-2级移位寄存器单元的输出端。
12.根据权利要求11所述的栅极驱动电路，其中，第一级和第二级移位寄存器单元被配置为哑移位寄存器单元；
其中，第1级移位寄存器单元的信号输出端经由与第1级对应的第一开关晶体管连接到第2级移位寄存器单元的信号输入端，并且第1级移位寄存器单元的信号输入端接收帧起始信号STV；
第2级移位寄存器单元的信号输入端还经由与第2级对应的第二开关晶体管接收帧起始信号STV。
13.根据权利要求11或12所述的栅极驱动电路，其中，
第2j-1级移位寄存器单元的复位端经由与该第2j-1级对应的第五开关晶体管连接到第2j级移位寄存器单元的信号输出端，并且还经由与该第2j-1级对应的第六开关晶体管连接到第2j+1级移位寄存器单元的信号输出端；
第2j级移位寄存器单元的复位端连接到第2j+1级移位寄存器单元的信号输出端，其中1≤j≤(N-1)/2，j为整数。
14.一种应用于权利要求11-13任一项所述的栅极驱动电路的驱动方法，包括：
在2D显示模式下，向第一开关控制线输入第二电平而向第二开关控制线输入第一电平、从而将布置在相邻两级GOA单元之间的第一开关晶体管开启并且将布置在中间间隔一级的两级GOA单元之间的第二开关晶体管关断；
向第一控制线和第三控制线输入第二电平，而向第二控制线和第四控制线输入第一电平，从而使得相邻的两级GOA单元中选择输出的时钟信号分别为第一时钟信号和第二时钟信号；
将帧启示信号输入第一级哑移位寄存器的信号输入端，将第一时钟信号和第二时钟信号分别输入到第一级哑移位寄存器的第一时钟信号端和第二时钟信号端，使得各级扫描移位寄存器向所连接的栅线依次顺序输出驱动信号。
15.根据权利要求14所述的驱动方法，还包括：
在3D显示模式下，向第一开关控制线输入第一电平而向第二开关控制线输入第二电平，从而将布置在相邻两级GOA单元之间的第一开关晶体管关断，而将布置在中间间隔一级的两级GOA单元之间的第二开关晶体管开启；
向第一控制线和第四控制线输入第二电平，而向第二控制线和第三控制线输入第一电平，从而使得每相邻的两级GOA单元选择输出的时钟信号相同，为第一时钟信号和第二时钟信号中的一个，而与之相邻的另两级GOA单元选择输出的时钟信号为第一时钟信号和第二时钟信号中的另一个；
将帧启示信号输入第一级和第二级哑移位寄存器的信号输入端，将第一时钟信号和第二时钟信号分别输入到第一级哑移位寄存器单元的第一时钟信号端和第二时钟信号端，使得每相邻的两级移位寄存器单元的信号输入端接收的信号的时序相同，并且输出的信号的时序相同。