接所述高电平端和所述输入模块，其漏极连接所述第十三晶体管的源极和所述栅极驱动信号端； 所述第十三晶体管，其栅极连接所述第四级输出端，其源极连接所述栅极驱动信号端，其漏极连接所述低电平端、所述复位模块、所述下拉模块和所述输出下拉控制模块； 所述第十四晶体管，其栅极连接所述第二时钟信号端，其源极连接所述第十五晶体管的源极和所述输出控制节点，其漏极连接所述电源功率提供信号端； 所述第十五晶体管，其栅极连接所述第三时钟信号端，其源极连接所述输出控制节点，其漏极连接所述输出电源使能信号端。
8.根据权利要求3-7中任意一项所述的移位寄存器单元，其特征在于，所述第一晶体管，其源极连接所述第十二晶体管的源极，其漏极连接所述第十一晶体管的栅极、所述第三晶体管的源极、所述第五晶体管的源极和所述第六晶体管的栅极； 所述第二晶体管，其源极连接所述第十一晶体管的漏极、第十二晶体管的栅极、所述第四晶体管的源极和所述第十晶体管的栅极，其漏极连接所述第四晶体管的漏极、所述第五晶体管的漏极、所述第六晶体管的漏极、所述第十晶体管的漏极和所述第十三晶体管的漏极； 所述第三晶体管，其源极连接所述第五晶体管的源极、所述第十一晶体管的栅极和所述第六晶体管的栅极，其漏极连接所述第五晶体管的漏极、所述第四晶体管的漏极、所述第六晶体管的漏极、所述第十晶体管的漏极和所述第十三晶体管的漏极； 所述第四晶体管，其栅极连接所述第六晶体管的源极和所述第七晶体管的漏极，其源极连接所述第十一晶体管的漏极、所述第十二晶体管的栅极和所述第十晶体管的栅极，其漏极连接所述第六晶体管的漏极、所述第十晶体管的漏极和所述第十三晶体管的漏极；所述第五晶体管，其栅极连接所述第六晶体管的源极和所述第七晶体管的漏极，其源极连接所述第十一晶体管的栅极和所述第六晶体管的栅极，其漏极连接所述第六晶体管的漏极、所述第十晶体管的漏极和所述第十三晶体管的漏极； 所述第六晶体管，其栅极连接所述第十一晶体管的栅极，其漏极连接所述第十三晶体管的漏极； 所述第九晶体管，其漏极连接所述第十四晶体管的源极和所述第十五晶体管的源极；所述第十晶体管，其栅极连接所述第十二晶体管的栅极，其源极连接所述第十四晶体管的源极和所述第十五晶体管的源极，其漏极连接所述第十三晶体管的漏极。
9.根据权利要求1所述的移位寄存器单元，其特征在于，所述第一时钟信号端的信号的频率与所述第二时钟信号端的信号的频率不同；所述第二时钟信号端的信号与所述第三时钟信号端的信号互为反相信号。
10.一种移位寄存器单元的驱动方法，其特征在于，包括: 第一阶段，输入模块接收输入信号端的高电平信号，利用高电平端的高电平信号为上拉控制节点充电；第一输出控制子模块接收所述上拉控制节点的高电平信号和第一时钟信号端的信号，为移位寄存器单元的本级输出端提供信号，根据所述移位寄存器单元的本级输出端的信号和第四级输出端的信号，栅极驱动信号端输出栅极驱动信号；输出下拉控制模块接收所述移位寄存器单元的本级输出端的信号和所述高电平端的高电平信号，在输出控制节点生成电源使能信号和电源功率提供信号；第二输出控制子模块接收第二时钟信号端的信号和第三时钟信号端的信号，所述电源使能信号端和所述电源功率提供信号端分别输出所述电源使能信号和所述电源功率提供信号； 第二阶段，复位模块接收第五级输出端的高电平信号，将所述移位寄存器单元的本级输出端和所述上拉控制节点复位至低电平信号；输出下拉控制模块接收所述上拉控制节点的低电平信号，为下拉控制节点提供高电平信号；所述下拉模块接收所述下拉控制节点的高电平信号，对所述上拉控制节点和所述移位寄存器单元的本级输出端进行放电；所述第一输出控制子模块接收所述上拉控制节点的低电平信号和所述第四级输出端的信号，所述栅极驱动信号端输出低电平信号；所述输出下拉控制模块接收所述移位寄存器单元的本级输出端的信号和所述高电平端的高电平信号，在输出控制节点生成高电平信号；所述第二输出控制子模块接收所述第二时钟信号端的信号和所述第三时钟信号端的信号，所述电源使能信号端和所述电源功率提供信号端均输出高电平信号。
11.根据权利要求10所述的移位寄存器单元的驱动方法，其特征在于，所述第一阶段具体包括: 第一晶体管的栅极接收输入信号端的高电平信号时，所述第一晶体管开启，利用高电平端的高电平信号为上拉控制节点充电；所述第一晶体管的栅极接收输入信号端的低电平信号时，所述第一晶体管关闭，所述上拉控制节点的信号保持为高电平信号； 第十一晶体管的栅极接收所述上拉控制节点的高电平信号，所述第十一晶体管开启，所述第十一晶体管接收第一时钟信号端的信号，将所述第一时钟信号端的信号传输至移位寄存器单元的本级输出端，作为所述移位寄存器单元的本级输出端的信号； 第十二晶体管的栅极接收所述移位寄存器单元的本级输出端的信号，所述第十二晶体管开启或关闭，所述栅极驱动信号端输出栅极驱动信号或低电平信号； 第十晶体管的栅极接收所述移位寄存器单元的本级输出端的信号和高电平端的高电平信号，输出控制节点生成所述电源使能信号和所述电源功率提供信号； 第十四晶体管的栅极接收第二时钟信号端的高电平信号，所述第十四晶体管开启，所述电源功率提供信号端输出所述电源功率提供信号或高电平信号； 第十五晶体管的栅极接收第三时钟信号端的高电平信号，所述第十五晶体管开启，所述电源使能信号端输出所述电源使能信号或高电平信号； 其中，第二时钟信号端的信号与第三时钟信号端的信号互为反相信号。
12.根据权利要求10所述的移位寄存器单元的驱动方法，其特征在于，所述第二阶段具体包括: 第二晶体管的栅极接收第五级输出端的高电平信号，所述第二晶体管开启，将所述移位寄存器单元的本级输出端复位至低电平信号； 第三晶体管的栅极接收第五级输出端的高电平信号，所述第二晶体管开启，将所述上拉控制节点复位至低电平信号； 第六晶体管的栅极接收所述上拉控制节点的低电平信号，第六晶体管关闭； 第八晶体管的栅极接收所述高电平端的高电平信号，所述第八晶体管开启； 第七晶体管的栅极通过所述第八晶体管接收所述高电平端的高电平信号，所述第七晶体管开启，为所述下拉控制节点提供高电平信号； 第四晶体管的栅极接收所述下拉控制节点的高电平信号，所述第四晶体管开启，对所述移位寄存器单元的本级输出端进行放电； 第五晶体管的栅极接收所述下拉控制节点的高电平信号，所述第五晶体管开启，对所述上拉控制节点进行放电； 所述第十晶体管的栅极接收所述移位寄存器单元的本级输出端的低电平信号，所述第十晶体管关闭； 第九晶体管的栅极通过第八晶体管接收所述高电平端的高电平信号，所述第九晶体管开启，为所述输出控制节点提供高电平信号； 第十四晶体管的栅极接收第二时钟信号端的高电平信号，所述第十四晶体管开启，所述电源功率提供信号端输出高电平信号； 第十五晶体管的栅极接收第三时钟信号端的高电平信号，所述第十五晶体管开启，所述电源使能信号端输出高电平信号； 其中，第二时钟信号端的信号与第三时钟信号端的信号互为反相信号。
13.一种移位寄存器，其特征在于，包括级联的多级上述权利要求1-9中任意一项所述的移位寄存器单元，其中，前一级移位寄存器单元的本级输出端连接后一级移位寄存器单元的输入信号端。
14.根据权利要求13所述的移位寄存器，其特征在于，所述移位寄存器包括N级所述移位寄存器单元，N为大于或等于4的整数； 其中，第i级移位寄存器单元的第一时钟信号端与第i+2级移位寄存器单元的第一时钟信号端均输入第一时钟信号，第i+Ι级移位寄存器单元的第一时钟信号端与第i+3级移位寄存器单元的第一时钟信号端均输入第一时钟信号的反相信号；第i级移位寄存器单元的第二时钟信号端与第i+Ι级移位寄存器单元的第二时钟信号端均输入第二时钟信号，第i+2级移位寄存器单元的第二时钟信号端与第i+3级移位寄存器单元的第二时钟信号端均输入第二时钟信号的反向信号；第i级移位寄存器单元的第三时钟信号端与第i+Ι级移位寄存器单元的第三时钟信号端均输入第二时钟信号的反向信号，第i+2级移位寄存器单元的第三时钟信号端与第i+3级移位寄存器单元的第三时钟信号端均输入第二时钟信号，i为整数，i彡I且i+3 < N。
15.一种显示装置，其特征在于，包括如权利要求13或14所述的移位寄存器，其中，所述移位寄存器中的移位寄存器单元提供的输出电源使能信号、电源功率提供信号和栅极驱动信号用于驱动所述显示装置中的像素单元。
【专利摘要】本发明公开一种移位寄存器单元及其驱动方法、移位寄存器和显示装置，涉及显示技术领域，为解决移位寄存器的结构复杂，且占用空间过大的问题。所述移位寄存器单元包括用于接收所述输入信号端的信号和高电平端的信号的输入模块，用于对移位寄存器单元的本级输出端和上拉控制节点进行复位的复位模块，用于对上拉控制节点和移位寄存器单元的本级输出端进行放电的下拉模块，用于生成电源使能信号和电源功率提供信号的输出下拉控制模块，以及用于生成栅极驱动信号，输出电源使能信号、电源功率提供信号和栅极驱动信号的输出控制模块。本发明提供的移位寄存器单元应用于显示装置中。
【IPC分类】G11C19-28, G09G3-20
【公开号】CN104867438
【申请号】CN201510353895
【发明人】张玉婷
【申请人】合肥鑫晟光电科技有限公司, 京东方科技集团股份有限公司
【公开日】2015年8月26日
【申请日】2015年6月24日