本发明还提供了一种栅极驱动电路，该栅极驱动电路包括多个级联的移位寄存器单元，所述移位寄存器单元为上述任一项所述的移位寄存器单元。不难理解，在具体实施时，上述的各个移位寄存器单元中，除了最后一级和第一级的任意一级移位寄存器单元，移位信号输入端与上一级移位寄存器单元的移位信号输出端相连，用于接收上一级输出单元输出的移位信号，而移位信号输出端则与下一级移位寄存器单元的移位信号输入端相连，用于将移位寄存信号输出到下一级移位寄存器单元，且移位信号输出端还与上一级移位寄存器单元的复位控制信号输入端相连，用于对上一级移位寄存器单元进行复位。第一级移位寄存器单元的移位信号输入端则会连接一个起始信号。其他的各个输入端则连接到对应的信号线。
[0080]第四方面，本发明还提供了一种显示装置，包括上述所述的栅极驱动电路。
[0081]这里的显示装置可以为:电子纸、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
[0082]不难理解的是，本发明提供的显示装置可以为液晶显示装置，也可以为其他类型的显示装置。
[0083]以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明技术原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
【主权项】
1.一种移位寄存器单元，其特征在于，包括:输入单元、输出单元、重置单元、第一控制单元和第二控制单元，并具有第一节点、第二节点、第三节点、移位信号输出端和若干输入端；其中， 所述输入单元连接第一输入端、第二输入端和第二节点，适于在第一输入端的电平为输入单元有效电平时，将所述第二节点的电平置为第二输入端输入的电平； 所述第一控制单元连接第三输入端、第一节点和第二节点，适于在所述第二节点的电平为低电平时开启，将所述第一节点的电平置为第三输入端输入的电平，并适于在所述第一节点浮接时维持所述第一节点的电平； 所述第二控制单元包括第一控制模块和第二控制模块； 所述第一控制模块连接第四输入端、第五输入端、第一节点和第三节点，适于在所述第三节点的电平为低电平且所述第四输入端的电平为第一控制模块有效电平时开启，将所述第一节点的电平置为所述第五输入端输入的电平； 所述第二控制模块，连接第六输入端、第七输入端、第二节点和第三节点，用于在所述第二节点的电平为低电平且所述第六输入端输入的电平为高电平时，将所述第三节点的电平置为高电平；在所述第六输入端输入的电平为低电平时，将所述第三节点的电平置为第七输入端输入的电平；并适于在所述第三节点浮接时，维持所述第三节点的电平； 所述输出单元连接移位信号输出端和第八输入端，用于在所述第一节点的电平为低电平时开启，将所述移位信号输出端的电平置为所述第八输入端输入的电平； 所述重置单元连接第二节点、移位信号输出端和第九输入端，适于在所述第二节点为低电平时，将所述移位信号输出端的电平置为所述第九输入端输入的电平，并适于在所述第二节点浮接时，维持所述第二节点的电平。2.如权利要求1所述的移位寄存器单元，其特征在于，所述第一输入端和所述第六输入端为同一输入端，所述输入单元有效电平为低电平。3.如权利要求1的所述的移位寄存器单元，其特征在于，所述第三输入端和所述八输入端为同一输入端。4.如权利要求1所述的移位寄存器单元，其特征在于，所述第五输入端和所述第七输入端为同一输入端。5.如权利要求1所述的移位寄存器单元，其特征在于，所述第九输入端与所述第五输入端或所述第七输入端为同一输入端。6.如权利要求1所述的移位寄存器单元，其特征在于，所述第一控制单元包括第一晶体管和第一电容，所述第一晶体管为P型晶体管，其源极连接所述第三输入端，漏极连接所述第一节点，栅极连接所述第二节点，所述第一电容的第一端连接所述第一节点。7.如权利要求6所述的移位寄存器单元，其特征在于，所述第一电容的第二端连接所述第三输入端或者所述第八输入端。8.如权利要求1所述的移位寄存器单元，其特征在于，所述第一控制模块包括第二晶体管和第三晶体管； 所述第二晶体管为P型晶体管，其栅极连接所述第三节点，漏极连接所述第五输入端，源极连接第三晶体管的漏极； 所述第三晶体管的栅极连接第四输入端，源极连接所述第一节点。9.如权利要求8所述的移位寄存器单元，其特征在于，所述第三晶体管为P型晶体管。10.如权利要求1所述的移位寄存器单元，其特征在于，所述第二控制模块包括均为P型晶体管的第四晶体管和第五晶体管以及第二电容，所述第四晶体管的栅极连接所述第六输入端，漏极连接所述第三节点，源极连接第七输入端； 第五晶体管的栅极连接所述第二节点，漏极连接所述第三节点，源极连接第六输入端；所述第二电容的第一端连接所述第三节点。11.如权利要求10所述的移位寄存器单元，其特征在于，所述第二电容的第二端连接所述第四输入端。12.如权利要求1所述的移位寄存器单元，其特征在于，所述输入单元包括P型的第六晶体管，所述第六晶体管的栅极连接第一输入端，源极连接第二输入端，漏极连接第二节点。13.如权利要求1所述的移位寄存器单元，其特征在于，所述输出单元包括P型的第七晶体管，所述第七晶体管的栅极连接第一节点，源极连接第八输入端，漏极连接所述移位信号输出端。14.如权利要求1所述的移位寄存器单元，其特征在于，所述重置单元包括一个P型的第八晶体管和第三电容，所述第八晶体管的栅极连接第二节点，源极连接所述移位信号输出端，漏极连接所述第九输入端，所述第三电容的第一端连接所述第二节点。15.如权利要求14所述的移位寄存器单元，其特征在于，所述第三电容的第二端连接所述移位信号输出输入端。16.一种如权利要求1-15任一项所述的移位寄存器单元的驱动方法，其特征在于，包括:在第五输入端、第七输入端和第九输入端输入低电平，在第三输入端和第八输入端输入高电平；在第一输入端、第六输入端、第四输入端均输入时钟信号；且在第一输入端输入的时钟信号为输入单元有效电平时，在所述第四输入端输入的时钟信号为第一控制模块无效电平，在第六输入端输入的时钟信号为低电平；在第四输入端输入的时钟信号为第一控制模块有效电平时，在第一输入端输入的时钟信号为输入单元无效电平，在第六输入端输入的时钟信号为高电平；第一输入端输入的时钟信号中输入单元有效电平与第六输入端输入的时钟信号的低电平同步，且与在第四输入端输入的时钟信号中的第一控制模块无效电平不连续； 在第一输入端输入的时钟信号为输入单元有效电平时，开始在第二输入端输入高电平的移位脉冲信号；在开始输入高电平的移位脉冲之后在第一输入端输入的时钟信号处于第N+1个输入单元无效电平时，停止在第二输入端输入高电平的移位脉冲信号；其中N为大于等于I的任意整数。17.一种栅极驱动电路，其特征在于，包括多个级联的移位寄存器单元；所述移位寄存器单元为如权利要求1-15任一项所述的移位寄存器单元。18.—种显示装置，其特征在于，包括如权利要求17所述的栅极驱动电路。
【专利摘要】本发明提供了一种移位寄存器单元及其驱动方法、栅极驱动电路和显示装置，该移位寄存器单元包括：输入单元、输出单元、重置单元、第一控制单元和第二控制单元，并具有第一节点、第二节点、第三节点、移位信号输出端和若干输入端。移位寄存器单元输出的移位脉冲的宽度可以通过输入到移位寄存器单元中的移位脉冲进行调整，且输出的移位脉冲信号与输入的移位脉冲信号的宽度一致。由这样的移位寄存器单元级联得到的栅极驱动电路中每一级移位寄存器单元输出的脉冲信号的宽度可以根据输入到第一级移位寄存器单元的起始信号的宽度进行调整，适于对所需的移位脉冲的宽度较大的显示装置进行驱动。
【IPC分类】G11C19/28, G09G3/20
【公开号】CN105096808
【申请号】CN201510599758
【发明人】马占洁
【申请人】京东方科技集团股份有限公司
【公开日】2015年11月25日
【申请日】2015年9月18日