半导体装置及其制造方法和显示装置的制作方法

专利名称：半导体装置及其制造方法和显示装置的制作方法
技术领域：
本发明涉及半导体装置及其制造方法和显示装置。更详细而言， 涉及在同一基板上设置有像素与驱动器，并且适用于在液晶显示装置、 有机电致发光显示装置等显示装置中使用的有源矩阵基板的半导体装 置及其制造方法、和利用它们而制成的显示装置。
背景技术：
半导体装置是具备利用半导体的电特性的有源元件的电子装置， 被广泛应用于例如音频设备、通信设备、计算机、家电设备等。其中，具备薄膜晶体管(以下也称"TFT")、 MOS (Metal Oxide Semiconductor:金属氧化物半导体)晶体管等三端子有源元件的半导体装置，在有源 矩阵型液晶显示装置(以下也称"液晶显示器")等显示装置中，被利 用作为每个像素中设置的开关元件、控制各像素的控制电路等，使显 示装置的高精细化和高速动画显示成为可能。近年来，作为涉及显示装置的技术，使驱动电路、控制电路等周 边驱动电路等与像素部一体化的液晶显示器，即所谓单片式液晶显示 器(以下也称"系统液晶")受到关注(例如，参照专利文献1、 2)。 这种系统液晶所使用的半导体装置，因在同一基板上同时形成像素部 的开关元件与周边驱动电路，故能够大幅削减部件数量，并且能够削 减液晶显示器的组装工序和检査工序，所以制造成本的削减以及可靠 性的提高成为可能。对于液晶显示装置等显示装置，低耗电化、图像显示的高精细化 和高速化等高性能化的要求日益强烈。此外，也有要求系统液晶的周 边驱动器的省空间性。因此，对于显示装置所利用的半导体装置，强烈要求各元件的更 加微细化，为了在有限的面积中形成更多的元件，在周边驱动电路中， 对亚微米级的设计规则，即集成电路(以下也称"IC")级别的微细图形精度提出有要求。此外，在构成周边驱动电路的半导体元件中，也 要求提高半导体层的载流子的移动度，为了实现该要求也必须实现元 件的微细化。但是，在现有的在玻璃基板上直接形成半导体装置的制造工艺中， 由于玻璃基板的耐热性不够，因此在制造工艺中的热处理工序中有可 能在玻璃基板上产生应变，存在无法以亚微米级形成所希望的电路图 形的情况。此外，在系统液晶等液晶显示装置的制造中所使用的玻璃 基板的大小向大型化推进，在制造工艺中更容易产生玻璃基板面内的 应变。与此相对，已公开使用在设置于电绝缘物上的单结晶硅层中形成有驱动集成电路的SOI (Silicon On Insulator:绝缘体上硅结构)基板， 将驱动集成电路转印在液晶显示器的基板上的技术(例如，参照专利 文献3)。根据该技术，由于能够在包括MIS (Metal Insulator Semiconductor:金属绝缘体半导体)等半导体元件的集成电路的形成 中使用现有的IC芯片制作工序，故能够实现具备具有亚微米级的所希 望电路设计的微细且高性能的集成电路的半导体装置。但是，另外需 要用于制作SOI基板的工序，在制造工艺复杂化、制造成本增加等方 面仍存在改善的余地。如上所述，对于系统液晶的周边驱动器等使用的集成电路，要求 通过简便的制造工艺廉价地制造，并且通过元件和电路图形的微细化 等，实现高性能化和低耗电化。[专利文献l]日本专利特开平第6-37313号公报[专利文献2]日本专利特开第2000-36598号公报[专利文献3]日本专利特开平第6-75244号公报发明内容本发明鉴于上述现状而提出，其目的在于，提供一种能够通过简 便且廉价的工艺进行制造，并且能够有效地实现高性能化和低耗电化 的半导体装置及其制造方法和用其制成的显示装置。本发明的发明人对在系统液晶等中使用的在同一基板上具备像素 部和集成电路部的半导体装置的制造工艺进行了各种研讨，最后着眼于如果通过将形成于单结晶半导体晶片上的集成电路芯片(IC芯片) 转印在基板上的技术，能够通过简便且廉价的制造工艺实现集成电路 部的微细化。但是，在使用这种技术的情况下，当通过蚀刻等对通过 转印形成的集成电路部的半导体层进行薄膜化并将各个半导体元件的 沟道区域分离时，会导致形成于像素部的半导体薄膜上的栅极电极受 到损伤。因此，本发明的发明人进行了进一步的研讨后发现，通过在 像素部的栅极电极上设置保护膜能够抑制像素部的栅极电极的损伤， 并且能够通过蚀刻等使集成电路部的半导体层薄膜化。而且还发现由 此使用将形成于单结晶半导体晶片上的集成电路芯片转印在基板上的 技术，能够有效地实现半导体装置的高性能和低耗电化，由此想到能 够极好地解决上述课题，从而达成本发明。艮口，本发明是一种在基板上配置有像素部和集成电路部的半导体 装置，该像素部包括具有形成在半导体薄膜上的栅极电极的开关元件， 该集成电路部在栅极电极上具有半导体层，上述半导体装置在像素部 的栅极电极上设置有保护膜。下面，对本发明进行详细说明。本发明的半导体装置在基板上配置有包括开关元件的像素部和在栅极电极上具有半导体层的集成电路部，该开关元件具有形成在半导体薄膜上的栅极电极。即，本发明的半导体装置在基板上配置有像素部和集成电路部，像素部具有从基板侧依次配置有半导体薄膜和栅极电极(像素部栅极)的结构，集成电路部具有从基板侧依次配置有栅极电极(集成电路部栅极)和半导体层的结构。此外，在半导体薄膜和像素部栅极之间通常隔设有栅极绝缘膜，此外，在集成电路部栅极和半导体层之间通常隔设有栅极氧化膜。此外，集成电路部通常通过转印形成有半导体元件的半导体晶片的一部分(ic芯片)而配置在基板上。本发明的半导体装置由于具有上述这种结构，能够通过集成电路部对像素部的各开关元件进行驱动和控制。此外，由于在同一基板 上具备像素部和集成电路部，不仅能够减少部件数量，还能够减少组装工序和检查工序，因此，制造成本的降低和可靠性的提高成为可能。 上述开关元件是通过集成电路部驱动和控制，并根据施加在栅极电极上的电压进行像素部的各电路的打开(ON) /关闭(OFF)的半导体元件。作为开关元件并没有特别限定，可以举出MOS晶体管、MIM(Metal Insulator Metal:金属-绝缘体-金属)二极管、变阻器等，但是， 从性能和制造成本的观点来看，优选三端子有源元件，其中更为优选 薄膜晶体管。作为上述像素部的栅极电极的材质优选容易通过干蚀刻等图形化 的材质，此外，为了抑制热处理工序中的小丘(hillock)等塑性变形， 优选熔点为200(TC以上的高熔点金属。具体而言，优选例如钩(W)、 钼(Mo)、钽(Ta)、钛(Ti)等高熔点金属、上述高熔点金属的氮化 物等。此外，栅极电极也可以作为由多种材料构成的叠层体。作为上述栅极电极的制作方法，优选使用在通过溅射法形成金属 膜之后，以光致抗蚀剂等作为掩膜并通过干蚀刻进行图形化的方法等。上述半导体装置在像素部的栅极电极上设置有保护膜。此外，在 本发明中，保护膜是由具有电绝缘性的膜形成，在使集成电路部的半 导体层薄膜化时，能够保护像素部的栅极电极的膜即可，但是，由于 在集成电路部的半导体层的薄膜化中优选使用干蚀刻、湿蚀刻等蚀刻， 因此，优选具有对蚀刻的保护功能(耐性)，其中更为优选具有对干蚀 刻的保护功能。通过设置这种保护膜，在转印形成有半导体元件的半 导体晶片的一部分从而形成集成电路部之后，对该集成电路部的半导 体层进行薄膜化并进行各半导体元件的沟道区域的分离的这种情况 下，能够抑制像素部的栅极电极的损伤，并且通过蚀刻等使集成电路 部的半导体层薄膜化。其结果是，在本发明的半导体装置中，通过转 印形成集成电路部，由此能够实现集成电路部的半导体元件和电路图 形的微细化，此外，通过使半导体层薄膜化，能够实现寄生电容的降 低带来的集成电路部的高速动作、低电压驱动和低耗电化，因此，能 够有效地实现高性能化和低耗电化。从充分抑制保护膜被蚀刻后露出栅极电极的观点来看，优选上述 保护膜由相对集成电路部的半导体层的蚀刻选择比为1.5以上的材质 形成，更为优选由2.0以上的材质形成。此处，上述选择比是指根据在 干蚀刻中，使用四氟化碳气体和氧气的混合气体作为蚀刻气体时的保 护膜与集成电路部的半导体层的蚀刻速度之比计算出来的值。其中，在本申请说明书中的"以上"和"以下"包括该数值。作为上述保护膜的材质优选绝缘性的无机材料，作为绝缘性的无 机材料，例如能够举出硅氧化物、硅氮化物、硅氮氧化物等，其中更为优选硅酸乙酯(TEOS; tetraethoxysilane:四乙氧基硅烷)。此外， 作为保护膜的方式可以是由多层构成的方式，但是从制造工序的简略 化的观点来看，优选由单层构成的方式。上述保护膜的平均膜厚优选为50nm以上。如果不足50nm，因在 半导体层的薄膜化时产生的膜厚不均，存在栅极电极露出的可能性。 从更可靠地防止栅极电极的露出的观点来看，优选150nm以上。此外， 作为保护膜的平均膜厚的上限虽然并没有特别的限定，但是，通常为 300nm以下。在本发明中，保护膜至少覆盖像素部的栅极电极上即可，但是， 例如，在像素部中，在栅极绝缘膜上岛状地配置有栅极电极的情况下， 通过在像素部的栅极电极与其周围的栅极绝缘膜上设置保护膜，也能 实现栅极绝缘膜的保护。此外，作为本发明的半导体装置的结构，只要是以上述构成要素 作为必需要素形成的结构，则既可以包括也可以不包括其它的构成要 素，并没有特别的限定。此外，在本发明中，上述集成电路部的半导体层优选包括单结晶 硅。由于单结晶硅与非晶硅和多晶硅相比，载流子的移动度大，所以 集成电路部能够高速动作。此外，由于能够在集成电路部中形成CMOS 晶体管，所以能够确保电路的稳定性和实现低耗电化。此外，在本发明中，优选上述半导体装置在保护膜上设置有层间 绝缘膜。这样，能够保护像素部并且适当设定层间电容。此外，优选 上述半导体装置在像素部的保护膜与集成电路部的半导体层之上设置 有层间绝缘膜，这样，通过在像素部与集成电路部上同样配置层间绝 缘膜，能够保护像素部和集成电路部的半导体层。作为层间绝缘膜的 材质优选绝缘性的无机材料或者有机材料，其中更优选绝缘性的无机 材料。作为绝缘性的无机材料能够举出硅氮化物、TEOS等。此外，作 为绝缘性的有机材料能够举出感光性树脂等树脂。其中，作为层间绝 缘膜的膜厚并没有特别的限定，但是优选平均膜厚为300 1500nm。 此外，层间绝缘膜也可以作为由硅氮化物、TEOS等多种材料构成的叠层体。本发明还是一种在基板上配置有包括开关元件的像素部和具有半 导体层的集成电路部的半导体装置的制造方法，该开关元件具有形成 在半导体薄膜上的栅极电极，上述制造方法包括(1)在基板上转印 半导体晶片的一部分以形成集成电路部的工序(转印工序)；(2)在像 素部的栅极电极上形成保护膜的工序(保护膜形成工序)；和(3)使集成电路部的半导体层薄膜化的工序(薄膜化工序)。根据本发明的半导体装置的制造方法，通过进行上述(1)的转印 工序，能够将半导体晶片上形成的半导体元件转印在基板上，所以能 够通过简便且廉价的制造工艺，容易地将具有微细电路图形的集成电 路部与像素部一起配置在同一基板上。其中，半导体晶片的一部分通常是指形成有多个半导体元件的集成电路芯片(IC芯片)。接着，通过 进行上述(2)的保护膜形成工序，能够在像素部的栅极电极上形成保 护膜。其结果是，在进行上述(3)的薄膜化工序时，能够抑制蚀刻等 对像素部的栅极电极的损伤，同时使集成电路部的半导体层薄膜化。 如上所述，根据本发明的半导体装置的制造方法，通过转印形成集成 电路部能够实现集成电路部的半导体元件和电路图形的微细化，此外， 通过使半导体层薄膜化，能够实现寄生电容的降低带来的集成电路部 的高速动作、低电压驱动和低耗电化，因此，能够有效地实现半导体 装置的高性能化和低耗电化。上述这种本发明的半导体装置的制造方法适合作为制造上述本发 明的半导体装置的方法。此外，作为本发明的半导体装置的制造方法，只要是包括上述(l) 的转印工序、上述(2)的保护膜形成工序和上述(3)的薄膜化工序 作为必需工序，则既可以包括也可以不包括其它的工序，并没有特别 的限定。此外，作为进行上述(1) (3)的工序的顺序，只要能够 发挥本发明的效果，也没有特别的限定，但是，优选以上述(1)、 (2) 和(3)的工序依次进行的方式和以上述(2)、 (1)和(3)的工序依 次进行的方式，在用于杂质元素的活化的热处理工序中，从防止像素 部的栅极电极氧化的观点来看，优选以上述(2)、 (1)和(3)的工序 依次进行的方式。上述(1)的转印工序优选将IC芯片粘贴在基板上，使半导体层 变为最上层。这样，在上述(3)的薄膜化工序中，能够通过蚀刻等使 集成电路部的半导体层薄膜化。上述(2)的保护膜形成工序优选形成由相对集成电路部的半导体层的蚀刻选择比为1.5以上的材质形成的保护膜，更为优选形成由2.0 以上的材质形成的保护膜。这样，在上述(3)的薄膜化工序中，无需使用蚀刻掩膜，就能有选择地蚀刻集成电路部的半导体层，因此，能 够提高生产性。此处，上述选择比能够根据上述方法计算出来。此外，在上述(2)的保护膜形成工序中，从在上述(3)的薄膜 化工序中防止栅极电极露出的观点来看，优选形成平均膜厚为400nm 以上的保护膜。这样，在上述(3)的薄膜化工序中，在保护膜被蚀刻 的情况下，能够有效地防止栅极电极露出，在蚀刻结束后，能够获得 平均膜厚为150nm左右的保护膜。此外，作为在上述(2)的保护膜形 成工序中形成的保护膜的平均膜厚的上限，并没有特别的限定，但是 优选500nm以下。作为保护膜的形成方法并没有特别限定，能够使用溅射法、常压 CVD (Chemical Vapor Deposition:化学汽相沉积)法、低压CVD法、 等离子体CVD法、远程等离子体CVD法等。上述(3)的薄膜化工序优选进行蚀刻。这样，不会损伤形成有蚀 刻选择比大的保护膜的像素部的栅极电极，能够有选择地使集成电路 部的半导体层薄膜化。上述蚀刻能够进行湿蚀刻或者干蚀刻，但是因膜厚的控制容易， 优选进行干蚀刻。作为在干蚀刻中使用的气体并没有特别限定，能够举出四氟化碳 气体和氧气的混合气体、六氟化硫气体和氯化氢气体的混合气体等。 此外，作为干蚀刻的蚀刻方式，能够使用等离子体蚀刻(PE; plasma etching)模式、活性离子蚀刻(RIE; reactive ion etching)模式等。此外，在进行湿蚀刻的情况下，作为使用的药液并没有特别限定， 例如能够举出氢氧化钾水溶液、氟酸和硝酸的混合溶液、EDP (ethylene diamine pyrocatechol: 乙二月安邻苯二酚)等。上述(3)的薄膜化工序，优选在进行蚀刻之前对集成电路部的半导体层的一部分进行加热分离。这样，通过在分离除去半导体层的一 部分之后进行蚀刻，能够缩短蚀刻时间，并縮短制造工艺。作为加热分离方法并没有特别限定，但是，优选所谓的智能剥离法(smart-cut method)(注册商标)，即在半导体层中以所希望的深度 注入由氢或氦(He)、氖(Ne)等惰性气体元素构成的离子，其后通过 进行热处理，沿离子注入层分离半导体层。上述半导体装置的制造方法优选在薄膜化工序之后包括在像素部 的保护膜上形成层间绝缘膜的工序。这样，能够不受薄膜化工序中的 蚀刻的影响而在像素部形成层间绝缘膜。此外，上述半导体装置的制 造方法更为优选在薄膜化工序之后包括在像素部的保护膜与集成电路 部的半导体层上形成层间绝缘膜的工序，这样，通过在像素部和集成 电路部同样形成层间绝缘膜，能够容易地形成用于保护像素部和集成 电路部的半导体层的绝缘膜。作为层间绝缘膜的材质优选绝缘性的无 机材料或者有机材料，其中更优选绝缘性的无机材料。作为绝缘性的 无机材料能够举出硅氮化物、TEOS。此外，作为绝缘性的有机材料能 够举出感光性树脂等树脂。作为层间绝缘膜的形成方法并没有特别限 定，在形成无机材料的情况下，能够举出溅射法、常压CVD法、低压 CVD法、等离子体CVD法、远程等离子体CVD法等，在形成有机材 料的情况下，能够举出旋涂法等。此外，层间绝缘膜也可以使用硅氮 化物和TEOS等多种材料形成为具有叠层结构。根据本发明的半导体装置的制造方法制造的半导体装置，在基板 上配置有包括开关元件的像素部和具有半导体层的集成电路部，该开 关元件具有形成在半导体薄膜上的栅极电极。作为通过本发明的半导 体装置的制造方法制造的半导体装置的结构，只要以上述构成要素作 为必需要素，则对于其它的构成要素并没有特别的限定。本发明也是上述半导体装置、或者包括通过上述半导体装置的制 造方法得到的半导体装置的显示装置。本发明的半导体装置在同一基 板上具备像素部和集成电路部，并且能够在作为显示装置的周边电路 的数字驱动器、DC-DC转换器、DAC (Digital to Analog Converter:数 模转换器)和RF (radio-frequency radiation:射频发射)电路等中使用 集成电路部，因此适合包括在同一基板上具有像素部和集成电路部的有源矩阵基板的显示装置。因此，本发明的显示装置适用于液晶显示 装置、有机电致发光显示装置(有机EL显示器)等显示装置。其中， 本发明的半导体装置中所包括的集成电路部能够实现高性能化和低耗电化，因此，特别适用于大型的液晶显示装置和大型的有机EL显示器。根据本发明的半导体装置，在像素部的栅极电极上设置有保护膜， 由此在同一基板上配置像素部和由半导体晶片形成的集成电路部时， 能够抑制蚀刻等对像素部的栅极电极的损伤，同时使集成电路部的半 导体层薄膜化。其结果在于，在本发明的半导体装置中，通过转印形 成集成电路部，由此能够实现集成电路部的元件和电路图形的微细化， 此外，通过使半导体层薄膜化，能够实现寄生电容的降低带来的集成 电路部的高速动作、低电压驱动和低耗电化，因此，能够有效地实现 高性能化和低耗电化。


图1是表示使用实施例1的本发明的半导体装置的显示装置用有 源矩阵基板的结构的截面模式图。图2是表示实施例1的有源矩阵基板的制造流程的截面模式图 (TFT和保护膜的形成)。图3是表示实施例1的有源矩阵基板的制造流程的截面模式图(露 出部的形成)。图4-1是表示实施例1的NMOS晶体管的制造流程的截面模式图 (向半导体基板的离子注入)。图4-2是表示实施例1的NMOS晶体管的制造流程的截面模式图 (P阱区域的形成)。图4_3是表示实施例1的NMOS晶体管的制造流程的截面模式图 (氮化硅膜和LOCOS氧化膜的形成)。图4-4是表示实施例1的NMOS晶体管的制造流程的截面模式图 (栅极氧化膜的形成)。图4-5是表示实施例1的NMOS晶体管的制造流程的截面模式图 (栅极电极的形成)。图4-6是表示实施例1的NMOS晶体管的制造流程的截面模式图(向P阱区域的离子注入)。图4-7是表示实施例1的NMOS晶体管的制造流程的截面模式图(侧壁的形成)。图4-8是表示实施例1的NMOS晶体管的制造流程的截面模式图 (向N型高浓度杂质区域的离子注入)。图4-9是表示实施例1的NMOS晶体管的制造流程的截面模式图 (绝缘膜的形成)。图4-10是表示实施例1的NMOS晶体管的制造流程的截面模式图 (剥离层的形成)。图4-11是表示实施例1的NMOS晶体管的制造流程的截面模式图 (层间绝缘膜的形成)。图4-12是表示实施例1的NMOS晶体管的制造流程的截面模式图 (电极的形成)。图4_13是表示实施例1的NMOS晶体管的制造流程的截面模式图 (绝缘膜的形成)。图5是表示实施例1的有源矩阵基板的制造流程的截面模式图(集 成电路部与玻璃基板的粘合)。图6是表示实施例1的有源矩阵基板的制造流程的截面模式图(剥 离层的分离)。图7是表示实施例1的有源矩阵基板的制造流程的截面模式图(半 导体层的蚀刻)。图8是表示实施例1的有源矩阵基板的制造流程的截面模式图(层 间绝缘膜和层间膜上电极配线的形成)。符号说明1:半导体层、半导体基板 2:热氧化膜4: P阱区域 5:氮化硅膜6: LOCOS氧化膜7:栅极氧化膜8:栅极电极(集成电路部栅极)9: P型杂质元素10s、跳低浓度杂质区域11:侧壁12:沟道区域13s、 13d:高浓度杂质区域14:绝缘膜15:层间绝缘膜16:N型杂质元素17:剥离层18:层间绝缘膜19s、19d:接触孔20s:源极电极 20d:漏极电极 21:绝缘膜 22:玻璃基板 23:保护膜24:氢或惰性气体元素30: TFT31:第一底涂层(SiNO层)32:第二底涂层(TEOS层)33:半导体薄膜33s:源极区域33d:漏极区域33c:沟道区域34:栅极绝缘膜35:栅极电极(像素部栅极)36:保护膜37:配线部38、 39s、 39d、 44a、 44b、 44c:接触孔40:层间绝缘膜41:像素电极 42:平坦化膜43a、 43b、 43c:层间膜上电极配线50:集成电路部 51:像素部52: MOS晶体管具体实施方式
以下列举实施例并且参照附图对本发明进行更详细的说明，但是， 本发明并不只限定于这些实施例。此外，在本实施例的集成电路部的MOS晶体管中，对1个NMOS 晶体管进行说明，但是，本实施例的半导体装置在同一基板上形成有 多个NMOS晶体管和PMOS晶体管。PMOS晶体管能够通过改变形成 NMOS晶体管时的离子注入的杂质导电型而形成。此外，虽然PMOS 和NMOS晶体管可以不相互电连接，但是优选相互电连接，例如，优 选具有包括PMOS和NMOS晶体管而构成的CMOS晶体管(互补型 电路)的结构。此处，各MOS晶体管通过LOCOS (Local Oxidation Of Silicon:硅的局部氧化)和沟槽隔离等适当进行元件分离。此外，PMOS晶体管是指包括p型半导体构成的沟道层而构成的 MOS晶体管，NMOS晶体管是指包括n型半导体构成的沟道层而构成 的MOS晶体管。 (实施例1)利用图1对使用本发明的半导体装置的显示装置用有源矩阵基板 进行说明。图1是表示本实施例的显示装置用有源矩阵基板的结构的 截面模式图。如图1所示，本实施例的有源矩阵基板由作为透明基板 的玻璃基板22、配置在玻璃基板22上的集成电路部50与像素部51、 连接像素部51的TFT30与集成电路部50的配线部37构成。像素部51在依次叠层于玻璃基板22的第一底涂层31和第二底涂 层32层上具有TFT30。TFT30依次具有包含活性区域的半导体薄膜33、覆盖半导体薄 膜33的栅极绝缘膜34、在栅极绝缘膜34上设置的栅极电极(像素部栅极)35、覆盖栅极电极35的保护膜36。半导体薄膜33由源极区域 33s、漏极区域33d、形成于这些源极区域33s和漏极区域33d之间的 沟道区域33c构成。此外，保护膜36通常被配置在像素部51的大致 整个面上。此外，在像素部51的TFT30上依次叠层有层间绝缘膜40、平坦 化膜42和像素电极41。而且在TFT30上，在漏极区域33d和源极区 域39s的上方形成有贯通栅极绝缘膜34、保护膜36和层间绝缘膜40 的接触孔39d、 39s。在接触孔39d、 39s内和层间绝缘膜40上填充有 导电性材料，并形成有层间膜上电极配线43a、 43b。此外，在层间膜 上电极配线43a的上方形成有贯通平坦化膜42的接触孔44a。在接触 孔44a内和平坦化膜42上形成有作为透明电极的像素电极41， TFT30 的漏极区域33d与像素电极41连接。在像素部51的最上层配置有定 向膜(未图示)。此外集成电路部50具有配置于玻璃基板22的表面并且作为半导 体元件的MOS晶体管52。而且，在MOS晶体管52中，在玻璃基板 22上依次叠层有作为第一平坦化膜的绝缘膜21、作为第二平坦化膜的 层间绝缘膜18、层间绝缘膜15、和绝缘膜14。绝缘膜21与玻璃基板 22的表面接合。绝缘膜14向玻璃基板22侧凹陷，在绝缘膜14的表面 形成有栅极氧化膜7和LOCOS氧化膜6。在栅极氧化膜7与绝缘膜14 之间形成有栅极电极(集成电路部栅极)8和侧壁11。侧壁ll分别形 成在栅极电极8的左右两个侧面。另一方面，在绝缘膜21与层间绝缘膜18的界面形成有源极电极 20s和漏极电极20d。此外，在层间绝缘膜18、层间绝缘膜15、绝缘 膜14和栅极氧化膜7中形成有贯通这些各个膜18、 15、 14和7的接 触孔19s、 19d，并填充有导电性材料。接触孔19s内的导电性材料与 源极电极20s—体形成，另一方面，接触孔19d内的导电性材料与漏 极电极20d—体形成。在栅极氧化膜7的表面形成有作为单结晶硅层的半导体层1。半导 体层1在通过LOCOS氧化膜6与其他相邻的半导体层(图示省略)之 间分离的状态下，被作为与像素部51共通的部件的层间绝缘膜40和 平坦化膜42所覆盖。半导体层1由沟道区域12、形成于其左右两侧的低浓度杂质区域 10s、 10d和形成于其左右两侧的高浓度杂质区域13S、 13d构成。在低浓度杂质区域10s、 10d和高浓度杂质区域13s、 13d中被注入有例如磷 等N型杂质16。低浓度杂质区域10s、 10d构成所谓的LDD (Lightly Doped Drain:轻掺杂漏)区域。此外，高浓度杂质区域Us构成源极 区域，另一方面，高浓度杂质区域13d构成漏极区域。沟道区域12以隔着栅极氧化膜7与栅极电极8相对的方式而形成。 此外，低浓度杂质区域10s、10d隔着栅极氧化膜7与侧壁11相对形成。 此外，高浓度杂质区域13s通过接触孔19s与源极电极20s连接，另一 方面，高浓度杂质区域13d通过接触孔19d与漏极电极20d连接。而 且，在源极电极20s的上方形成有贯通层间绝缘膜18、层间绝缘膜15、 绝缘膜14、 LOCOS氧化膜6和层间绝缘膜40的接触孔38。在接触孔 38内和层间绝缘膜40上填充有导电性材料，并形成有层间膜上电极配 线43c。集成电路部50与TFT30通过配线37连接。即，在集成电路部50 中，在层间膜上电极配线43c的上方形成有贯通平坦化膜42的接触孔 44c。另一方面，在像素部51中，在TFT30的层间膜上电极配线43b 的上方形成有贯通平坦化膜42的接触孔44b。在这些各接触孔44b、 44c内和平坦化膜42上形成有图形，使得作为透明电极的配线部37连 接层间膜上电极配线43b、 43c。如上所述，在本发明的半导体装置中，保护膜仅配置在像素部而 未配置在集成电路部中。因此，像素部栅极上的绝缘膜的层数与集成 电路部的半导体层上的绝缘膜的层数相比，通常仅增加保护膜的部分。 即，在像素部栅极上的绝缘膜(保护膜和层间绝缘膜)的膜厚与集成 电路部的半导体层上的绝缘膜(层间绝缘膜)的膜厚中产生膜厚差， 像素部栅极上的绝缘膜的膜厚通常比集成电路部的半导体层上的绝缘 膜的膜厚大。此外，如后所述，由于保护膜在集成电路部的半导体层 被薄膜化之前形成，故不会被配置在集成电路部的半导体层上。因此， 像素部与集成电路部一体配置在基板上，并且，对于在基板整个面上 同样配置层间绝缘膜的方式下的层间绝缘膜与本发明的保护膜，能够 根据其配置方式的不同而明确区别。下面，对本实施例的显示装置用有源矩阵基板的制造方法进行说明。
首先，对TFT30的制作工序进行说明。如图2所示，在玻璃基板 22上依次叠层作为第一底涂层31的SiNO层和作为第二底涂层32的 TEOS层。接着，利用光刻法在TEOS层32的表面上图形化形成由非 晶硅、多晶硅等形成的半导体薄膜33。接着，以在上述TEOS层32 上覆盖上述半导体薄膜33的方式叠层由SiOj莫等绝缘膜形成的栅极绝 缘膜34。之后，按照与半导体薄膜33的一部分重叠的方式，利用光刻 法图形化形成栅极电极35。以该栅极电极35作为掩膜，在半导体薄膜 33的源极区域33s和漏极区域33d进行杂质元素的离子注入。接着， 以覆盖像素部51的整个面的方式在栅极电极34上形成平均膜厚为 400nm左右的保护膜36。然后，对源极区域33s和漏极区域33d进行 热处理，进行离子注入的杂质元素的活化。这样，在玻璃基板22上形 成TFT30。
此处，作为保护膜36的形成方法能够使用溅射法、常压CVD法、 低压CVD法、等离子体CVD法、远程等离子体CVD法等。此外，作 为保护膜36的材质，优选使用相对集成电路部的半导体层的蚀刻的选 择比大的材质，此外，优选绝缘性的无机材料。作为这样的材料能够 举出例如硅氧化物、硅氮化物、硅氮氧化物等，特别优选TEOS。此外， 作为保护膜36的方式也可以是由多层构成的方式，但是从制造工序的 简略化的观点来看，优选由单层构成的方式。
此外，在本实施例中，在转印集成电路部50之前形成保护膜36， 但是，在本发明中，保护膜只要能够保护像素部栅极即可，也可以在 转印集成电路部之后在像素部栅极上形成。但是，在转印集成电路部 之后，在基板的整个面上形成保护膜的情况下，在上述用于杂质元素 的活化的热处理工序中，通常含有金属材料的像素部栅极有可能被氧 化。因此，从防止热处理工序中的像素部栅极的氧化的观点来看，优 选如本实施例所示，在转印集成电路部之前形成保护膜。
接着，为了使玻璃基板22的转印集成电路部50的区域露出，如 图3所示，在规定区域中，通过干蚀刻除去保护膜36、 TEOS层32和 栅极绝缘膜34。而且，在露出的SiNO层31上进行湿蚀刻，使玻璃基板22露出一部分。然后，对露出的玻璃基板22，贴合集成电路部50。 此处，对集成电路部50的制造方法进行说明。集成电路部50的
制造方法中包括氧化膜形成工序、栅极电极形成工序、活性区域形
成工序、剥离层形成工序、平坦化膜形成工序、转印工序、分离工序 和薄膜化工序。
在氧化膜形成工序中，在由单结晶硅晶片构成的半导体基板1 (一
部分相当于被分离前的上述半导体层l)上形成P阱区域4，并且形成 LOCOS氧化膜6和栅极氧化膜7。即，如图4-l所示，在半导体基板l 上形成热氧化膜2，在半导体基板1的内部离子注入P型杂质元素9(例 如硼)。接着，如图4-2所示，对上述半导体基板1进行热处理，使被 离子注入的P型杂质元素9扩散并活化，由此形成P阱区域4。接着， 如图4-3所示，在热氧化膜2的表面图形化形成氮化硅膜5后，对热氧 化膜2和半导体基板1进行LOCOS氧化，在氮化硅膜5的左右两侧形 成LOCOS氧化膜6。然后，如图4-4所示， 一旦除去氮化硅膜5和热 氧化膜2之后，在形成过热氧化膜2的区域形成栅极氧化膜7。
接着，在栅极电极形成工序中，如图4-5所示，在栅极氧化膜7 的表面通过光刻法等，对通过溅射法等叠层的导电性材料进行图形化， 在半导体基板1上形成栅极电极8。作为栅极电极8的材质能够举出例 如鸨(W)、钼(Mo)、钽(Ta)、钛(Ti)等高熔点金属和上述高熔点 金属的氮化物等。此外，栅极电极也可以作为由上述多种材料构成的 叠层体，能够举出钨(W) /氮化钽(TaN)构成的叠层膜等。
接着，在活性区域形成工序中，如图4-6所示，首先，以栅极电极 8作为掩膜，离子注入磷等N型杂质元素16，形成N型低浓度杂质区 域10s、 10d。接着，如图4-7所示，在栅极氧化膜7的表面通过CVD 等形成Si02膜之后，通过进行各向异性干蚀刻，在栅极电极8的两侧 壁上形成侧壁11。接着，如图4-8所示，以栅极电极8和侧壁11作为 掩膜，通过离子注入磷等N型杂质元素16从而形成N型高浓度杂质 区域13s、 13d。其结果是，低浓度杂质区域10s、 10d形成在隔着栅极 氧化膜7与侧壁11相对的区域。之后，如图4-9所示，在形成Si02等 绝缘膜14之后，对上述低浓度杂质区域10s、 10d和高浓度杂质区域 13s、 13d进行热处理，并进行被离子注入的N型杂质元素16的活化。接着，在剥离层形成工序中，如图4-10所示，在绝缘膜14的表面
叠层层间绝缘膜15之后，对上述半导体基板1的P阱区域4，隔着上 述层间绝缘膜15离子注入由氢或氦(He)、氖(Ne)等惰性气体元素 24构成的剥离用物质。这样，如图4-10所示，对半导体基板l，形成 含有剥离用物质的剥离层17。
接着，在平坦化膜形成工序中，如图4-ll所示，以覆盖半导体基 板1和层间绝缘膜15的方式形成Si02膜，并通过CMP (Chemical Mechanical Polishing:化学机械抛光)等进行平坦化，从而形成层间绝 缘膜18。接着，形成源极电极20s和漏极电极20d。首先，如图4-12 所示，形成贯通上述层间绝缘膜18、层间绝缘膜15、绝缘膜14和栅 极氧化膜7的接触孔19s、 19d。接触孔19s形成于上述高浓度杂质区 域(源极区域)13s的上方，另一方面，接触孔19d形成于上述高浓度 杂质区域(漏极区域)13d的上方。接着，在上述接触孔19s、 19d的 内部与层间绝缘膜18的表面形成导电性材料之后进行图形化。这样， 在接触孔19s的上方位置形成源极电极20s，另一方面，在接触孔19d 的上方位置形成漏极电极20d。之后，如图4-13所示，形成绝缘膜21， 通过CMP等使绝缘膜21的表面平坦化。
接着，在转印工序中，如图5所示，在清洗集成电路部50的绝缘 膜21的表面之后，使平坦化后的绝缘膜21贴合在露出的玻璃基板22 的表面。这样，集成电路部50的半导体层1位于玻璃基板22的相反 侧，即相对玻璃基板22位于MOS晶体管52的最上层。
接着，在分离工序中，首先在400 60(TC左右的温度下进行热处 理。这样，如图6所示，沿剥离层17将包含P阱区域4的半导体基板 l的一部分分离。接着，在薄膜化工序中，如图7所示，在通过蚀刻等 除去剥离层17后，对沟道区域12进行薄膜化，并且为了使LOCOS 氧化膜6露出而进行元件分离，进一步对半导体层1 (单结晶硅层)进 行蚀刻，使其平均膜厚为100nm左右。此时，由于在像素部51的栅极 电极35上形成有蚀刻选择比大的保护膜36，因此，能够不使用蚀刻掩 膜进行蚀刻。保护膜36的平均膜厚在蚀刻前后从400nm左右变为 150nm左右。
蚀刻能够采用湿蚀刻或干蚀刻进行，但是，优选釆用干蚀刻进行。作为干蚀刻所使用的气体，能够使用四氟化碳气体和氧气的混合气体 等。此外，使用四氟化碳气体和氧气的混合气体时的单结晶硅与TEOS 的蚀刻选择比为1.5。此外，作为干蚀刻的蚀刻方式，能够使用PE (plasma etching:等 离子体蚀刻)模式、RIE (reactive ion etching:活性离子蚀刻)模式等。此外，在进行湿蚀刻的情况下，作为药液，例如可以使用氢氧化 钾水溶液、氟酸和硝酸的混合溶液、EDP(ethylene diamine pyrocatechol: 乙二胺邻苯二酚)等。对以上这样形成的像素部和集成电路部的整个面，通过CVD法等 形成由SiNx、 TEOS等形成的层间绝缘膜40后，如图8所示，通过干 蚀刻、湿蚀刻等，在TFT30的漏极区域33d和源极区域39s的上方形 成贯通栅极绝缘膜34、保护膜36和层间绝缘膜40的接触孔39d、 39s，女佳A cb 口々如4TA iVl、、估士U出孤，A 卜七泌n^哲诵曰向敏磁B宵1 O 戶问绝缘膜15、绝缘膜14、LOCOS氧化膜6和层间绝缘膜40的接触孔38。 接着，在接触孔39s、 39d、 38的内部与层间绝缘膜18的表面形成铝 (Al)等导电性材料之后进行图形化。这样，在接触孔19s、 19d、 38 的上方位置形成层间膜上电极配线43a、 43b、 43c。接着，对像素部和集成电路部的层间绝缘膜40上的整个面，通过 旋涂法等同样形成由感光性树脂等形成的厚度为数(im的平坦化膜42。 接着，通过光刻法等进行平坦化膜42的图形化，在集成电路部50的 层间膜上电极配线43c的上方形成接触孔44c，在TFT30的层间膜上 电极配线43a、 43b的上方形成接触孔44a、 44b。接着，在各接触孔 44a、 44b、 44c内和平坦化膜42上形成铟锡氧化物(ITO)膜等的透明 导电膜。然后，通过光刻法等对透明导电膜的图形化，由此如图1所 示，形成连接层间膜上电极配线43b、 43c的配线部37、和与层间膜上 电极配线43a连接的像素电极41。最后，以覆盖像素部51的整表面的 方式形成定向膜(未图示)。通过进行以上工序，在玻璃基板22上形 成像素部51和集成电路部50，从而制造出本实施例的有源矩阵基板。如上所述，通过在像素部51的栅极电极35上设置保护膜36，能 够不对栅极电极35造成损伤，使集成电路部50的半导体层1薄膜化， 作为其结果是，能够得到可实现集成电路部50的微细化、高性能和低耗电化的有源矩阵基板。此外，在使用本实施例中所制造的有源矩阵基板，制作液晶显示 装置等显示装置的情况下，也可使用众所周知的技术，并不特别限定 其制作方法。此外，本申请以2005年9月5日提交申请的日本国专利申请第2005-257040号为基础，根据巴黎公约或延伸国的法规主张优先权。该 申请的全部内容作为参照被引入本申请中。
权利要求
1.一种半导体装置，其在基板上配置有像素部和集成电路部，该像素部包括具有形成在半导体薄膜上的栅极电极的开关元件，该集成电路部在栅极电极上具有半导体层，该半导体装置的特征在于在像素部的栅极电极上设置有保护膜。
2. 根据权利要求1所述的半导体装置，其特征在于，所述保护膜 由相对集成电路部的半导体层的蚀刻选择比为1.5以上的材质形成。
3. 根据权利要求1所述的半导体装置，其特征在于，所述保护膜的平均膜厚为50nm以上。
4. 根据权利要求1所述的半导体装置，其特征在于，所述集成电 路部的半导体层包括单结晶硅。
5. 根据权利要求1所述的半导体装置，其特征在于，其在保护膜 上设置有层间绝缘膜。
6. —种半导体装置的制造方法，该半导体装置在基板上配置有包 括开关元件的像素部和具有半导体层的集成电路部，该开关元件具有 形成在半导体薄膜上的栅极电极，该制造方法的特征在于，包括在基板上转印半导体晶片的一部分以形成集成电路部的工序； 在像素部的栅极电极上形成保护膜的工序；和 使集成电路部的半导体层薄膜化的工序。
7. 根据权利要求6所述的半导体装置，其特征在于，所述保护膜 形成工序形成由相对集成电路部的半导体层的蚀刻选择比为1.5以上 的材质形成的保护膜。
8. 根据权利要求6所述的半导体装置，其特征在于，所述保护膜 形成工序形成平均膜厚为400nm以上的保护膜。
9. 根据权利要求6所述的半导体装置的制造方法，其特征在于， 所述薄膜化工序进行蚀刻。
10. 根据权利要求6所述的半导体装置的制造方法，其特征在于， 其包括在薄膜化工序之后在像素部的保护膜上形成层间绝缘膜的工 序。
11. 一种显示装置，其特征在于，其包括权利要求1所述的半导体 装置。
12. 根据权利要求11所述的显示装置，其特征在于，所述显示装置为液晶显示装置。
13. —种显示装置，其特征在于，其包括通过权利要求6所述的半导体装置的制造方法得到的半导体装置。
14. 根据权利要求13所述的显示装置，其特征在于，所述显示装 置为液晶显示装置。
全文摘要
本发明提供一种能够通过简便且廉价的工艺进行制造，并且能够有效地实现高性能化和低耗电化的半导体装置及其制造方法和用其制成的显示装置。本发明是一种在同一基板上配置有包括具有栅极电极的开关元件的像素部和在栅极电极上具有半导体层的集成电路部的半导体装置，所述半导体装置是在像素部的栅极电极上设置有保护膜的半导体装置。
文档编号G02F1/1368GK101258580SQ20068003246
公开日2008年9月3日 申请日期2006年6月14日 优先权日2005年9月5日
发明者富安一秀 申请人:夏普株式会社