一种阵列基板、显示装置及阵列基板的制造方法

一种阵列基板、显示装置及阵列基板的制造方法
【专利摘要】本发明公开一种阵列基板、显示装置及阵列基板的制造方法，所述阵列基板包括IC压接区，所述IC压接区包括IC区，以及设置在IC区一侧且靠近所述阵列基板边缘的端子区，所述端子区设置有多个传输端子，所述IC区包括依次层叠设置的导线层、第一绝缘层、隔离层和第二绝缘层，所述传输端子包括设置于所述第二绝缘层上且从所述端子区延伸至所述IC区的第一导电层，其中，所述隔离层设置在所述IC区且至少与延伸至所述IC区的所述第一导电层相交叠。当采用较小规格IC芯片时，可以降低IC芯片与阵列基板端子的接触不良。同时，能够避免第一导电层与导线层之间的短路风险。
【专利说明】一种阵列基板、显示装置及阵列基板的制造方法

【技术领域】
[0001] 本发明涉及平板显示技术，特别涉及一种阵列基板、显示装置及阵列基板的制造 方法。

【背景技术】
[0002] 平板显示装置具有轻薄、功耗低和低辐射等优点，被广泛应用于各种领域。随着科 技的快速发展，人们对于平板显示装置的品质要求越来越高，宽视角、超薄化、窄边框逐渐 成为选择平板显示装置的重要因素。
[0003] C0G封装（chip on glass)，即将驱动芯片直接绑定在玻璃上的一种封装技术，这种 方式可以大大减小整个平板显示装置的体积，并且减少了印刷电路板上的走线和层数，削 减了电路板的尺寸和复杂性，整体降低了成本。
[0004] 图1为现有技术中阵列基板边框区域C0G封装的结构图，如图1所示，阵列基板边 框区域包括用于绑定IC(Integrated Circuit,集成电路）芯片的区域，在该区域包括1C芯 片放置区2,设置在1C芯片放置区一侧的输入端子区1，输入端子区3设置有多个输入端子 31，设置在1C芯片放置区另一侧的输出端子区3,输出端子区1设置有多个输出端子11。当 绑定1C芯片（图中未示出）时，1C芯片输入引脚与输入端子31 -一对应电连接，1C芯片 输出引脚与输出端子11 对应电连接，以实现信号的传输。
[0005] 通常，对1C芯片选择的判定标准为：1C芯片输入引脚与输出引脚之间的距离D大 于等于阵列基板输入端子区与输出端子区之间的距离D'。为了实现窄边框和降低成本，1C 芯片的发展趋势为尺寸越来越小。但是，在阵列基板设计结构不变的前提下，如果1C芯片 过小，当1C芯片绑定时，先使得1C芯片的输出引脚与输出端子相配合，这时，1C芯片的输 入引脚会进入到1C芯片放置区的走线区，1C芯片端子引脚与阵列基板上的输入端子接触 面积就会变小，造成1C芯片与阵列基板端子的接触不良，同时，1C内部走线短路的风险也 会增加。


【发明内容】

[0006] 有鉴于此，本发明提供一种阵列基板，包括1C压接区，所述1C压接区包括1C区， 以及设置在1C区一侧且靠近所述阵列基板边缘的端子区，所述端子区设置有多个传输端 子，所述1C区包括依次层叠设置的导线层、第一绝缘层、隔离层和第二绝缘层，所述传输端 子包括设置于所述第二绝缘层上且从所述端子区延伸至所述1C区的第一导电层，其中，所 述隔离层设置在所述1C区且至少与延伸至所述1C区的所述第一导电层相交叠。
[0007] 本发明还提供一种显示装置，包括上述阵列基板，对向基板，与所述阵列基板相对 设置。
[0008] 本发明还提供一种制造上述阵列基板的制造方法，包括：提供基板，所述基板包括 1C压接区，所述1C压接区包括1C区，以及设置在1C区一侧且靠近所述阵列基板边缘的端 子区；在所述基板的1C区形成导线层；在所述导线层上覆盖第一绝缘层；在所述1C区的 所述第一绝缘层上形成隔离层；在所述隔离层和所述第一绝缘层上覆盖第二绝缘层；在所 述第二绝缘层上形成传输端子的第一导电层，所述第一导电层从所述端子区延伸至所述1C 区；其中，所述隔离层设置在所述1C区且至少与延伸至所述1C区的所述第一导电层相交 叠。
[0009] 由于将传输端子的第一导电层从端子区延伸至1C区，当选用的1C芯片较小时，使 得1C芯片一侧的输出引脚与输出端子相配合，1C芯片另一侧的输入引脚也可以与延伸至 1C区的第一导电层保证足够的交叠面积，进而降低1C芯片与阵列基板端子的接触不良。同 时，由于在1C区的第一导电层与导线层之间设置隔离层，增加了两者之间的厚度，在1C芯 片压接时，避免了第一导电层与导线层之间的短路风险。

【专利附图】

【附图说明】
[0010] 为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使 用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于 本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他 的附图。
[0011] 图1是现有技术阵列基板1C压接区的结构示意图；
[0012] 图2是本发明实施例提供的一种阵列基板1C压接区的结构示意图；
[0013] 图3是图2沿A-A'截面的一种1C压接区的剖面结构图；
[0014] 图4是本发明实施例提供的一种阵列基板1C压接区的绑定示意图；
[0015] 图5是本发明实施例提供的另一种阵列基板1C压接区的结构示意图；
[0016] 图6是本发明图5实施例中的阵列基板1C压接区在位置a的局部放大图；
[0017] 图7是图6沿B-B'截面的一种1C压接区的剖面结构图；
[0018] 图8是图6沿B-B'截面的另一种1C压接区的剖面结构图；
[0019] 图9是图6沿B-B'截面的另一种1C压接区的剖面结构图；
[0020] 图l〇a?10f是本发明实施例提供的一种阵列基板的制造流程图。

【具体实施方式】
[0021] 下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完 整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于 本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他 实施例，都属于本发明保护的范围。
[0022] 阵列基板通常包括显示区和边框区，显示区包括多个呈矩阵排列的像素单元，每 个像素单元设置有薄膜晶体管开关，通过对像素单元中液晶分子的控制实现画面显示，边 框区围绕在显示区四周用于设置周边电路，以提供像素单元显示画面信号。
[0023] 图2是本发明实施例提供的一种阵列基板1C压接区的结构示意图。图3是图2 沿A-A'截面的一种1C压接区的剖面结构图。如图2所示，在阵列基板的边框区包括用于 C0G封装的1C压接区，1C压接区设置在阵列基板的边缘区域，通常，设置在阵列基板相较对 向基板突出的台阶区域。1C压接区包括1C区2,以及设置在1C区2 -侧且靠近阵列基板 边缘的端子区1，端子区1设置有多个传输端子12,本实施例中该端子区1为输入端子区， 传输端子12为输入端子，也就是说，端子区1与阵列基板的边缘平行，且传输端子12沿着 该边缘依次排布，传输端子靠近1C区2的一端与1C芯片输入引脚 对应并电连接，传输 端子远离1C区2的一端延伸至阵列基板边缘与柔性电路板电连接。1C区2对应1C芯片位 置，在1C区2设置有多条导线，用于信号传输，
[0024] 结合图3所示，在端子区1的传输端子12包括设置于基板10上的第一金属层15， 1C区2包括设置于基板10上的导线层21，第一金属层15与导线层21之间绝缘断开，导线 层21构成用于信号传输的多条导线，可以与第一金属层15可以采用同层制造；第一绝缘层 16覆盖在第一金属层15和导线层12上；在端子区1的第一绝缘层16设置有多个过孔14， 暴露部分第一金属层15 ;在第一绝缘层16上设置有第一导电层13,第一导电层13通过过 孔14与第一金属层15电连接，且从端子区1延伸至1C区2。
[0025] 当薄膜晶体管开关结构为依次层叠的栅极层、栅极绝缘层、半导体层、源漏极金属 层、钝化层和像素电极层时，第一导电层13可以采用与像素电极层同层制作，第一绝缘层 可以采用与栅极绝缘层同层制作，即采用相同的材料，在同一工艺步骤中同时制作，以简化 制作工艺。
[0026] 在1C区2与端子区1相对的另一侧还包括有输出端子区3,输出端子区3包括多 个输出端子31，输出端子31靠近1C区2的一端与1C芯片的输出引脚 对应电连接，输 出端子31远离1C区2的一端与显示区的信号线电连接，输送显示画面信号。
[0027] 由于将传输端子12的第一导电层13从端子区1延伸至1C区2,当选用的1C芯片 较小时，使得1C芯片一侧的输出引脚与端子区1的传输端子14相配合，1C芯片另一侧的 输入引脚也可以与传输端子14延伸至1C区2的第一导电层13保证足够的交叠面积，进而 降低1C芯片与阵列基板端子的接触不良。
[0028] 通过实验研究表明，采用图2实施例中的阵列基板的1C压接区结构，当进行1C芯 片绑定时，如图5所述，存在1C芯片引脚5与1C区2的导线层21短路的风险。这是由于 当1C芯片绑定时，采用ACF(Anisotropic Conductive F-Im，各向异性导电胶）作为1C芯片 输入引脚和传输端子之间的电连接粘结层，为保证1C芯片与阵列基板之间的连接强度和 电学连接性，需要在较大压力和较高温度的条件下进行绑定。而ACF6中包括许多导电粒子 61，在较大压力的压接强度下，导电粒子61会穿过第一导电层13和第一绝缘层16,与1C区 2的导线层21电连接，这样就导致了 1C芯片输入引脚5通过导电粒子61与导线层21电连 接，即1C芯片与阵列基板的内部导线短路，造成显示异常。
[0029] 因此，本发明又提出了一种新的阵列基板，既可以在阵列基板整体布线设计不变 的前提下，适用1C芯片输入引脚与输出引脚之间的距离D小于阵列基板输入端子区与输出 端子区之间的距离D'情况，还可以避免当传输端子12的第一导电层13从端子区1延伸至 1C区2,与1C芯片输入引脚电连接时，1C芯片与阵列基板的内部导线短路的问题。
[0030] 图5是本发明实施例提供的另一种阵列基板1C压接区的结构示意图，图6是本发 明图5实施例中的阵列基板1C压接区在位置a的局部放大图。如图5所示，在阵列基板的 边框区包括用于C0G封装的1C压接区，1C压接区设置在阵列基板的边缘区域，通常，设置在 阵列基板相较对向基板突出的台阶区域。1C压接区包括1C区2,以及设置在1C区2 -侧 且靠近阵列基板边缘的端子区1，端子区1设置有多个传输端子12,本实施例中该端子区1 为输入端子区，传输端子12为输入端子，也就是说，端子区1与阵列基板的边缘平行，且传 输端子12沿着该边缘依次排布，传输端子靠近1C区2的一端与1C芯片输入引脚 对应 并电连接，传输端子远离1C区2的一端延伸至阵列基板边缘与柔性电路板电连接。1C区2 对应1C芯片位置，在1C区2设置有多条导线，用于信号传输。在1C区2与端子区1相对 的另一侧还包括有输出端子区3,输出端子区3包括多个输出端子31，输出端子31靠近1C 区2的一端与1C芯片的输出引脚 对应电连接，输出端子31远离1C区2的一端与显不 区的信号线电连接，输送显示画面信号。
[0031] 图7是图6沿B-B'截面的一种1C压接区的剖面结构图。结合图6和图7所示， 在端子区1的传输端子12包括设置于基板10上的第一金属层15,1C区2包括设置于基板 10上的导线层21，第一金属层15与导线层21之间绝缘断开，导线层21构成用于信号传输 的多条导线，可以与第一金属层15可以采用同层制造；第一绝缘层16覆盖在第一金属层 15和导线层12上；在1C区2的第一绝缘层16上设置有隔离层22 ;在隔离层22和第一绝 缘层16上覆盖第二绝缘层17 ;在端子区1的第一绝缘层16和第二绝缘层上设置有多个过 孔14,暴露部分第一金属层15 ;在第二绝缘层17上设置有第一导电层13,第一导电层13通 过过孔14与第一金属层15电连接，且从端子区1延伸至1C区2,其中，设置在1C区2的隔 离层22至少与延伸至1C区2的第一导电层13相交叠，也就是说，延伸至1C区2的第一导 电层13在垂直于基板2的投影面积完全与隔离层22相交叠。
[0032] 第一导电层13包括多个导电端子，传输端子11为条形结构，因此，传输端子11的 也为条形结构。隔离层包括多个隔离条，隔离条也为条形结构，为保证延伸至1C区2的第 一导电层13能够完全与隔离层22相交叠，隔离条在垂直于基板10的投影与第一金属层15 的边缘距离d大于等于5 μ m，并且每个隔离条的宽度大于等于导电端子的宽度。相邻隔离 条之间具有预设的间隔距离，保证相邻隔离条之间相互绝缘。
[0033] 本实施例中隔离层为单层结构，当薄膜晶体管开关结构为依次层叠的栅极层、栅 极绝缘层、半导体层、源漏极金属层、钝化层和像素电极层时，第一导电层13可以采用与像 素电极层同层制作，第一绝缘层16可以采用与栅极绝缘层同层制作，第二绝缘层17可以采 用与钝化层同层制作，即采用相同的材料，在同一工艺步骤中同时制作，以简化制作工艺。
[0034] 由于将传输端子12的第一导电层13从端子区1延伸至1C区2,当选用的1C芯片 较小时，使得1C芯片一侧的输出引脚与端子区1的传输端子14相配合，1C芯片另一侧的 输入引脚也可以与传输端子14延伸至1C区2的第一导电层13保证足够的交叠面积，进而 降低1C芯片与阵列基板端子的接触不良。同时，由于在1C区2的第一导电层13与导线层 21之间设置隔离层22,增加了两者之间的厚度，在1C芯片压接时，避免了第一导电层13与 导线层21之间的短路风险。
[0035] 图8是图6沿B-B'截面的另一种1C压接区的剖面结构图。如图8所示，本实施例 与图7实施例中1C压接区结构的不同之处在于，隔离层22为双层结构，当薄膜晶体管开关 结构为依次层叠的栅极层、栅极绝缘层、半导体层、源漏极金属层、钝化层和像素电极层时， 隔离层22包括设置在1C区2的第一绝缘层16上的半导体层221，和层叠在半导体层221 上的源漏极金属层222。第一导电层13可以采用与像素电极层同层制作，第一绝缘层16可 以采用与栅极绝缘层同层制作，第二绝缘层17可以采用与钝化层同层制作，即采用相同的 材料，在同一工艺步骤中同时制作，以简化制作工艺。
[0036] 本实施例由于采用了双层隔离层，在物理结构上进一步增加了第一导电层13与 导线层21之间的厚度，在1C芯片压接时，第一导电层13与导线层21之间的短路风险可以 进一步降低，同时也不会增加额外的工艺步骤。
[0037] 图9是图6沿B-B'截面的另一种1C压接区的剖面结构图。如图9所示，本实施 例与图7实施例中1C压接区结构的不同之处在于，隔离层22为四层结构，当薄膜晶体管 开关包括依次设置的栅极层、栅极绝缘层、半导体层、源漏极金属层、钝化层、第一透明电极 层、层间绝缘层和第二透明电极层时，隔离层22包括设置在1C区2的第一绝缘层16上的 半导体层221、层叠在半导体层221上的源漏极金属层222、层叠在源漏极金属层222上的 钝化层223,以及层叠在钝化层223上的第一透明电极层223。第一导电层13可以采用与 第二透明电极层同层制作，第二绝缘层17可以采用与层间绝缘层同层制作。
[0038] 在不同的制作工艺下，第一透明电极层可以是像素电极，第二透明电极层可以是 公共电极；或者第一透明电极层可以是公共电极，第二透明电极层可以是像素电极。
[0039] 本实施例由于采用了四层隔离层，相较图8实施例中1C压接区结构，在物理结构 上有进一步增加了第一导电层13与导线层21之间的厚度，在1C芯片压接时，第一导电层 13与导线层21之间的短路风险可以进一步降低，同时也不会增加额外的工艺步骤。
[0040] 一种显示装置，包括上述实施例中的阵列基板，与阵列基板相对设置的对向基板， 在阵列基板和对向基板之间设置有液晶层。阵列基板1C压接区的结构与上述各实施例中 结构一致，在此不再赘述。
[0041] 图10a?10f是本发明实施例提供的一种阵列基板的制造流程图。本实施例中阵 列基板显示区的薄膜晶体管开关结构为依次层叠的栅极层、栅极绝缘层、半导体层、源漏极 金属层、钝化层和像素电极层。
[0042] 如图10a所示，提供一基板10,基板10包括1C压接区，所述1C压接区包括1C区， 以及设置在1C区一侧且靠近所述阵列基板边缘的端子区；在基板10的端子区1形成第一 金属层15,同时，在1C区2形成导线层21。第一金属层15与导线层同层制作，且两者之间 相互绝缘间隔。第一金属层15和导线层21为栅极层，可以采用Mo-Al-Mo (钥-铝-钥） 复合金属材料。
[0043] 如图10b所示，在第一金属层15和导线层21上覆盖第一绝缘层16。第一绝缘层 16为栅极绝缘层，可以采用氧化硅或氮化硅材料。
[0044] 如图10c所示，在1C区2的第一绝缘层16上形成隔离层22。本实施例中隔离层 22为单层结构，形成隔离层22的步骤具体包括：在第一绝缘层16上形成半导体层，刻蚀、 显影、曝光半导体层形成隔离层22 ;或者在第一绝缘层16上形成源漏极金属层，刻蚀、显 影、曝光源漏极金属层形成隔离层22。隔离层22对应传输端子，包括多个隔离条（图中未 示出），由于传输端子为条形结构，隔离条也为条形结构。
[0045] 上述隔离层的形成方式仅为本实施例的一种，隔离层还可以为双层结构，形成隔 离层的步骤包括：在第一绝缘层上形成半导体层，刻蚀、显影、曝光半导体层形成第一隔离 层，在所述第一隔离层上形成源漏极金属层，刻蚀、显影、曝光源漏极金属层形成第二隔离 层。层叠的第一隔离层与第二隔离层共同构成隔离层22。
[0046] 如图10d所示，在隔离层22和第一绝缘层16上覆盖第二绝缘层17。第二绝缘层 17为钝化层，可以采用氧化硅或氮化硅材料。
[0047] 如图10e所示，在端子区1刻蚀第一绝缘层16和第二绝缘层17形成至少一个过 孔14,暴露部分第一金属层15。
[0048] 如图10f所示，在第二绝缘层17上形成传输端子的第一导电层13,第一导电层13 从端子区1延伸至1C区2 ;其中，隔离层22设置在1C区2且至少与延伸至1C区2的第一 导电层13相交叠。第一导电层13包括多个导电端子（图中未示出），导电端子也为条形结 构。为保证延伸至1C区2的第一导电层13能够完全与隔离层22相交叠，隔离层22在垂 直于基板10的投影与第一金属层15的边缘距离d大于等于5 μ m，并且，每个隔离条的宽度 大于等于导电端子的宽度。第一导电层为像素电极层，可以采用氧化铟锡（ΙΤ0)材料。相 邻隔离条之间具有预设的间隔距离，保证相邻隔离条之间相互绝缘。
[0049] 在另一种阵列基板的实施例中，薄膜晶体管开关包括依次设置的栅极层、栅极绝 缘层、半导体层、源漏极金属层、钝化层、第一透明电极层、层间绝缘层和第二透明电极层。 与图10a-10f实施例提供的一种阵列基板的制造方法不同之处在于，隔离层为四层结构， 形成隔离层的步骤包括：在第一绝缘层上形成半导体层，刻蚀、显影、曝光半导体层形成第 一隔离层；在第一隔离层上形成源漏极金属层，刻蚀、显影、曝光源漏极金属层形成第二隔 离层；在第二隔离层上形成钝化层，刻蚀、显影、曝光钝化层形成第三隔离层；在第三隔离 层上形成第一透明电极层，刻蚀、显影、曝光第一透明电极层形成第四隔离层。第一隔离层、 第二隔离层、第三隔离层和第四隔离层共同构成隔离层。
[0050] 在隔离层和第一绝缘层上覆盖第二绝缘层，即在隔离层最上层的第一透明电极层 和第一绝缘层上形成第二绝缘层。第二绝缘层为层间绝缘层，可以采用氧化硅或氮化硅材 料。
[0051] 在端子区刻蚀第一绝缘层和第二绝缘层形成至少一个过孔14,暴露部分第一金属 层。
[0052] 在第二绝缘层上形成传输端子的第一导电层，第一导电层从端子区延伸至1C区； 其中，隔离层设置在1C区且至少与延伸至1C区的第一导电层相交叠。第一导电层包括多 个导电端子（图中未示出），导电端子也为条形结构。为保证延伸至1C区的第一导电层能 够完全与隔离层相交叠，隔离层在垂直于基板的投影与第一金属层的边缘距离d大于等于 5 μ m，并且，每个隔离条的宽度大于等于导电端子的宽度。第一导电层为第二透明电极层， 可以采用氧化铟锡（ΙΤ0)材料。
[0053] 在不同的制作工艺下，第一透明电极层可以是像素电极，第二透明电极层可以是 公共电极；或者第一透明电极层可以是公共电极，第二透明电极层可以是像素电极。
[0054] 形成第一金属层、导线层和第一绝缘层的步骤与图10a-图10b实施例提供的一种 阵列基板的制造方法的第一金属层、导线层和第一绝缘层的制造方法相同，在此不再赘述。
[0055] 由于将传输端子12的第一导电层13从端子区1延伸至1C区2,当选用的1C芯片 较小时，使得1C芯片一侧的输出引脚与端子区1的传输端子14相配合，1C芯片另一侧的 输入引脚也可以与传输端子14延伸至1C区2的第一导电层13保证足够的交叠面积，进而 降低1C芯片与阵列基板端子的接触不良。同时，由于在1C区2的第一导电层13与导线层 21之间设置隔离层22,增加了两者之间的厚度，在1C芯片压接时，避免了第一导电层13与 导线层21之间的短路风险。
[0056] 以上对本发明实施例所提供的一种阵列基板、显示装置及阵列基板的制造方法进 行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施 例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人 员，依据本发明的思想，在【具体实施方式】及应用范围上均会有改变之处，综上所述，本说明 书内容不应理解为对本发明的限制。
【权利要求】
1. 一种阵列基板，包括1C压接区，所述1C压接区包括1C区，以及设置在1C区一侧且 靠近所述阵列基板边缘的端子区，所述端子区设置有多个传输端子，所述1C区包括依次层 叠设置的导线层、第一绝缘层、隔离层和第二绝缘层，所述传输端子包括设置于所述第二绝 缘层上且从所述端子区延伸至所述1C区的第一导电层，其中，所述隔离层设置在所述1C区 且至少与延伸至所述1C区的所述第一导电层相交叠。
2. 如权利要求1所述的阵列基板，其特征在于，所述阵列基板包括多个薄膜晶体管开 关，所述薄膜晶体管开关包括依次设置的栅极层、栅极绝缘层、半导体层、源漏极金属层、钝 化层和像素电极层。
3. 如权利要求2所述的阵列基板，其特征在于，所述隔离层为单层结构，与所述半导体 层或源漏极金属层同层；所述第一导电层与所述像素电极层同层，所述第二绝缘层与所述 所述钝化层同层。
4. 如权利要求2所述的阵列基板，其特征在于，所述隔离层为双层结构，包括第一隔离 层和第二隔离层，所述第一隔离层与所述半导体层同层，所述第二隔离层与源漏极金属层 同层；所述第一导电层与所述像素电极层同层，所述第二绝缘层与所述所述钝化层同层。
5. 如权利要求1所述的阵列基板，其特征在于，所述阵列基板包括多个薄膜晶体管开 关，所述薄膜晶体管开关包括依次设置的栅极层、栅极绝缘层、半导体层、源漏极金属层、钝 化层、第一透明电极层、层间绝缘层和第二透明电极层。
6. 如权利要求5所述的阵列基板，其特征在于，所述隔离层为四层结构，包括第一隔离 层、第二隔离层、第三隔离层和第四隔离层，第一隔离层与半导体层同层，第二隔离层与源 漏极金属层同层，第三隔离层与钝化层同层，第四隔离层与第一透明电极层同层；所述第一 导电层与所述第二透明电极层同层，所述第二绝缘层与所述层间绝缘层同层。
7. 如权利要求2或5所述的阵列基板，其特征在于，所述导线层与所述栅极层同层，所 述第一绝缘层与所述栅极绝缘层同层。
8. 如权利要求1所述的阵列基板，其特征在于，所述隔离层包括多个隔离条，所述第一 导电层包括多个导电端子，所述导电端子和所述隔离条均为条形结构，每个所述隔离条的 宽度大于等于所述导电端子的宽度。
9. 如权利要求1所述的阵列基板，其特征在于，所述传输端子还包括在所述端子区的 第一导电层下方依次层叠的第一金属层、第一绝缘层和第二绝缘层，所述第一绝缘层和第 二绝缘层设置有过孔，所述第一导电层通过所述过孔与所述第一金属层电连接。
10. -种显示装置，包括如权利要求1-9中任一项的阵列基板；对向基板，与所述阵列 基板相对设置。
11. 一种制造如权利要求1-9中任一项阵列基板的制造方法，包括： 提供基板，所述基板包括1C压接区，所述1C压接区包括1C区，以及设置在1C区一侧 且靠近所述阵列基板边缘的端子区； 在所述基板的1C区形成导线层； 在所述导线层上覆盖第一绝缘层； 在所述1C区的所述第一绝缘层上形成隔离层； 在所述隔离层和所述第一绝缘层上覆盖第二绝缘层； 在所述第二绝缘层上形成传输端子的第一导电层，所述第一导电层从所述端子区延伸 至所述1C区； 其中，所述隔离层设置在所述1C区且至少与延伸至所述1C区的所述第一导电层相交 叠。
12. 如权利要求11所述的阵列基板的制造方法，其特征在于，所述隔离层为单层结构， 形成所述隔离层的步骤包括：在所述第一绝缘层上形成半导体层，图案化所述半导体层形 成所述隔离层；或在所述第一绝缘层上形成源漏极金属层，图案化所述源漏极金属层形成 所述隔离层。
13. 如权利要求11所述的阵列基板的制造方法，其特征在于，所述隔离层为双层结构， 形成所述隔离层的步骤包括：在所述第一绝缘层上形成半导体层，图案化所述半导体层形 成第一隔离层；在所述半导体层上形成源漏极金属层，图案化所述源漏极金属层形成第二 隔尚层。
14. 如权利要求12或13所述的阵列基板的制造方法，其特征在于，所述阵列基板包 括多个薄膜晶体管开关，所述薄膜晶体管开关包括依次设置的栅极层、栅极绝缘层、半导体 层、源漏极金属层、钝化层和像素电极层，所述导线层与所述栅极层同层，所述第一绝缘层 与所述栅极绝缘层同层，所述第二绝缘层与所述钝化层同层，所述第一导电层与所述像素 电极层同层。
15. 如权利要求11所述的阵列基板的制造方法，其特征在于，所述隔离层为四层结构， 形成所述隔离层的步骤包括：在所述第一绝缘层上形成半导体层，图案化所述半导体层形 成第一隔离层；在所述半导体层上形成源漏极金属层，图案化所述源漏极金属层形成第二 隔离层；在所述源漏极金属层上形成钝化层，图案化所述钝化层形成第三隔离层；在所述 钝化层上形成第一透明电极层，图案化所述第一透明电极层形成第四隔离层。
16. 如权利要求15所述的阵列基板的制造方法，其特征在于，所述形成第一透明电极 层步骤之后还包括：在所述第一透明电极层上形成层间绝缘层，在所述层间绝缘层上形成 第二透明电极层。
17. 如权利要求16所述的阵列基板的制造方法，其特征在于，所述阵列基板包括多个 薄膜晶体管开关，所述薄膜晶体管开关包括依次设置的栅极层、栅极绝缘层、半导体层、源 漏极金属层、钝化层、第一透明电极层、层间绝缘层和第二透明电极层，所述导线层与所述 栅极层同层，所述第一绝缘层与所述栅极绝缘层同层，所述第二绝缘层与所述层间绝缘层 同层，所述第一导电层与所述第二透明电极层同层。
18. 如权利要求11所述的阵列基板的制造方法，其特征在于，所述形成导线层步骤的 同时还包括：在所述端子区形成第一金属层； 所述覆盖第二绝缘层步骤之后还包括：在所述端子区的所述第一绝缘层 和所述第二绝缘层形成过孔，暴露部分所述第一金属层，所述第一导电 层通过所述过孔与所述第一金属层电连接。
【文档编号】G02F1/1362GK104064567SQ201410308893
【公开日】2014年9月24日 申请日期:2014年6月30日 优先权日:2014年6月30日
【发明者】谢正芳, 王磊, 沈新乐, 孔祥建 申请人:上海天马微电子有限公司, 天马微电子股份有限公司