专利名称：异步复位电路测试的制作方法
技术领域：
本发明涉及集成电路测试领域。更具体地说，本发明涉及集成电路的复位功能的测试。
集成电路一旦制造之后，测试它们对正常操作而言是很重要的。随着集成电路日趋复杂，为了正确检查集成电路的功能性是否达到足够程度而需要执行的测试范围也明显增加。这些问题与系统集成芯片(system-on-chip)设计这一趋势是相联系的，这种设计中，将可能由不同来源设计和提供的多个功能单元组合在单个集成电路上。集成电路封装所提供的可用输入和输出引脚的数目限制了可对该集成电路封装内用于测试的点进行的访问。
一种增强测试集成电路的能力的方法是采用串行测试扫描链，如IEEE JTAG标准中提出的那些。串行测试扫描链可用于向深藏在集成电路内的点扫描输入测试矢量，施加这些测试矢量并收集结果值，然后可分析结果值以确认正确操作。虽然扫描链方法具有显著的优点，而且非常适合于系统集成芯片设计，其中不同的部分可以配备各自的串行测试扫描链，但在尝试测试正确复位操作时遇到困难。
串行测试扫描链技术以与控制时钟信号同步的方式扫描输入数据，施加数据并捕获数据。这种同步类型的测试操作相当适合于测试那些是同步类型的正常操作。但是，尝试测试通常为集成电路的异步类型的操作时就存在问题。这类异步类型的操作的一个很重要的实例是对异步复位信号的响应。常见的是，集成电路内的电路部分响应异步施加的复位信号来将其状态重新初始化。不正确的复位操作在集成电路中是一个严重故障，严格地测试异步复位操作是很重要的。实现这一点的一种方法是引出(route out)各个电路部分的复位引脚，使得这可用于测试该电路部分的复位操作。但是，如上所述，集成电缆封装所提供的引脚数目是系统设计中的常见限制因素，分配这些宝贵的输入/输出引脚来用于制造测试操作是不希望的。再者，随着采用不同来源而可能各受各自复位信号控制的多个电路部分/宏单元的系统集成芯片设计的使用增加，此方法可能导致需要纯粹为制造测试目的而在电路封装上表现出多个外部复位引脚。
从一个方面来看，本发明提供一种集成电路，它包括电路部分，其中具有至少一个电路部分锁存器，可用来存储在所述电路部分接收到复位信号时被复位至预定复位值的信号值；以及一个或多个串行测试扫描链，它们各具有多个扫描链单元，所述串行测试扫描链中至少一个可用来作为对所述电路部分的正确操作的测试的一部分，存储测试信号并且将测试信号加到所述电路部分，所述测试信号在扫描使能信号的控制下以与时钟信号同步的方式加到所述电路部分；其中所述串行测试扫描链包括复位信号生成扫描链单元，可用于在存储预定的复位信号值时，在所述扫描使能信号的控制下，以与所述时钟信号不相关并且与之异步的方式生成所述复位信号。
本发明认为，虽然扫描使能信号和时钟信号通常同步地作用以施加测试信号，但是扫描使能可以与经过修改的用于生成复位信号的扫描链单元相结合使用，从而在与时钟信号异步的时间生成复位信号，由此检查受到测试的电路部分的异步复位操作。所述系统可以包含一个或多个扫描链(通常为多个，但是小型设计可能仅有单个扫描链)。
应当理解，虽然受到复位操作测试的电路部分可以采用许多不同形式，也可以是整个集成电路，但是当受到复位测试的电路部分是宏单元电路部分时，本发明尤其有用。这种宏单元电路部分通常具有各自特定的复位操作，需要适当测试。当宏单元是微处理器时，复位操作的测试特别有价值，因为微处理器是一种可能由于系统崩溃而被适当考虑需要复位操作的电路元件。
在系统集成芯片设计的环境中，本发明特别有用，其中，串行测试扫描链可方便地设置成包围电路部分的边界测试扫描链的形式。电路部分及其相关的边界测试扫描链通常由特定的供应商提供，因此，将复位测试机构封装在这种提供的元件内是非常方便的。
扫描链单元可以包括存储锁存器，它们在时钟信号周期内的固定点上更新。这提供了正常同步类型操作的扫描链测试。在复位信号生成扫描链单元的最佳实施例中，该单元内的存储锁存器被安排成存储一种信号，该信号的值也由扫描使能信号所控制的门逻辑来选通。由此，可以将生成复位信号所需的信号值装入复位信号生成扫描链单元，但是阻止其加到电路部分，直到扫描使能信号的适当变化将其释放。可以与时钟信号异步地控制扫描使能信号，以便将复位信号以与时钟信号异步的方式释放到电路部分，从而实现改进的复位操作测试。
从另一个方面来看，本发明提供一种测试集成电路的复位操作的方法，所述集成电路具有电路部分，所述电路部分包括至少一个电路部分锁存器，可用以存储在所述电路部分接收到复位信号时被复位至预定复位值的信号值；以及一个或多个各具有多个扫描链单元的串行测试扫描链，所述串行测试扫描链中至少一个可用以作为对所述电路部分正确操作的测试的一部分，存储测试信号并且将测试信号加到所述电路部分，所述测试信号在扫描使能信号的控制下，以与时钟信号同步的方式加到所述电路部分，所述方法包括如下步骤将预定的复位信号值存储在所述串行测试扫描链内的复位信号生成扫描链单元中；以及在所述扫描使能信号的控制下，以与所述时钟信号不相关且与之异步的方式，根据所述预定的复位信号值生成所述复位信号。
参考附图，仅以举例的方式描述本发明的实施例，其中
图1示意地说明包含多个宏单元的系统集成芯片设计；图2说明边界扫描单元；图3说明用于控制图2的边界扫描单元的时钟信号和扫描使能信号；图4说明复位信号生成扫描链单元；图5和图6示意地说明图4的电路操作；以及图7示意地说明当测试异步复位时、扫描使能信号和时钟信号之间不同的可能关系。
图1说明包括多个宏单元4、6、8的集成电路2。这些宏单元中的每一个可以提供集成电路2的不同功能性，而且可以由不同的供应商设计和支持。宏单元8是微处理器核心且被边界扫描单元链10包围。在微处理器8内，有多个锁存器12，它们存储在复位信号的正常正确操作期间被强制为预定复位信号值的信号值。通过迫使这些锁存器中的每一个处于这个预定复位信号状态，微处理器8就可以被置于已知复位状态，从该状态可以安全地重新开始处理。正常操作中的复位信号可以与控制集成电路2操作的其它信号中任一个异步地提供，因此，复位信号的正确操作也应该以异步方式测试，这是很重要的。一旦测试期间以异步方式施加复位信号，存储在锁存器12中的信号值就可以被扫描出来，以便检查正确操作。
边界扫描单元链10是由多个串联连接的扫描链单元构成的，它可以依据IEEE JTAG标准来控制，并安排在微处理器8的周边。扫描链单元用于将测试信号加到微处理器8并从其中捕获结果信号。
图2说明标准边界扫描单元的一种可能形式。锁存器14设在扫描链单元内，可用于存储要加到受测试的电路部分的值或者从受测试的电路部分捕获值。当最好以串行方式将信号值移位到扫描单元链或从扫描单元链中恢复它们时，扫描使能信号用于切换复用器16以便依次互连扫描链单元。锁存器14被设置为在加到锁存器14的时钟信号的上升沿更新它的值。因此，在时钟信号的每个上升沿，各个锁存器14内保存的信号值整体地被提前一位而进出扫描单元链。另一个复用器18被设置为在没有进行测试操作时整个地旁路扫描单元，它由测试使能信号控制。
图3是说明图2的电路操作的信号示意图。锁存器14在时钟信号的每个上升沿被更新。当扫描使能信号为高电平时，时钟信号的上升沿将触发整个扫描单元链的串行移位。当扫描使能信号为低电平时，若此单元是专用于信号捕获的，则时钟信号的上升沿将触发从受测试的电路部分捕获信号值。当将新的信号值存储在与时钟信号同步的锁存器14内时，它们被加到受测试的电路部分。
图4说明复位信号生成扫描链单元20。此复位信号生成扫描链单元20是通过包含“或”门22而从图2所示中修改的。“或”门22用于对锁存器14内存储的信号进行选通，利用扫描使能值，将该信号或者作为复位信号施加或者不作为复位信号施加。复位信号生成扫描链单元20所生成的复位信号是低电平有效的，因此，如果扫描使能信号为高电平，则“或”门22的作用会使复位信号保持为无效，而不管锁存器14内存储什么信号值。
参考图5，当希望不测试复位操作时，可以将高电平的值存储在锁存器14内，从而使复位信号保持为无效，而不管扫描使能信号的值如何。
如图6所示，当希望测试复位信号的异步生成时，首先将低信号值装入锁存器14，这就准备就绪。这个低信号值被阻止在复位信号生成扫描链单元20的输出上出现，直到扫描使能信号也变低为止。可以驱使扫描使能信号变低，而不考虑时钟信号的当前状态，因此，有效的复位信号就在需要时以异步方式释放到受测试的电路部分。
为了彻底测试复位的异步性质，扫描使能信号的低电平时间显然必须不包括时钟信号CLK的上升缘，如图7所示。
返回到图1，为了彻底测试复位操作，在测试复位信号之前，可以对通过施加复位信号而被强制为预定复位值的各个锁存器12预先装入与其预定复位信号值相反的信号值。这些设置值可以通过相关的扫描单元链装入锁存器12。当所有的锁存器12都被适当装入值时，就可以释放异步复位信号，而且，如果复位操作正确执行，则各个锁存器12应该经历信号跃迁。此异步复位的正确操作可以通过捕获和扫描出锁存器12内的新值以及指示来自微处理器8周边的值的其它状态来进行验证。
权利要求
1.一种集成电路，它包括电路部分，其中具有至少一个电路部分锁存器，可用以存储在所述电路部分接收到复位信号时被复位至预定复位值的信号值；以及一个或多个串行测试扫描链，它们各具有多个扫描链单元，所述串行测试扫描链中至少一个可用以作为对所述电路部分正确操作的测试的一部分，存储测试信号并将测试信号加到所述电路部分，所述测试信号在扫描使能信号的控制下以与时钟信号同步的方式加到所述电路部分；其中所述串行测试扫描链包括复位信号生成扫描链单元，它可用以在存储预定的复位信号值时，在所述扫描使能信号的控制下，以与所述时钟信号不相关且与之异步的方式生成所述复位信号。
2.如权利要求1所述的集成电路，其特征在于，所述电路部分是宏单元电路部分。
3.如权利要求2所述的集成电路，其特征在于，所述电路部分是微处理器宏单元。
4.如权利要求1、2和3中任一项所述的集成电路，其特征在于，所述串行测试扫描链是包围所述电路部分的边界测试扫描链。
5.如前述权利要求中任一项所述的集成电路，其特征在于，所述串行测试扫描链将测试信号加到所述电路部分并且从所述电路部分捕获响应信号。
6.如前述权利要求中任一项所述的集成电路，其特征在于，所述扫描链单元包括信号存储锁存器，它在所述时钟信号的信号周期内的固定点上被更新。
7.如前述权利要求中任一项所述的集成电路，其特征在于，所述复位信号生成扫描链单元包括复位信号存储锁存器，它在所述时钟信号的信号周期内的固定点上被更新。
8.如权利要求7所述的集成电路，其特征在于，所述复位信号生成扫描链单元包括门电路，用以通过所述扫描使能信号来选通从所述复位信号存储锁存器中产生的所述复位信号。
9.如前述权利要求中任一项所述的集成电路，其特征在于，在生成所述复位信号之前，为各个电路部分锁存器装入与所述预定复位值不同的信号值。
10.一种测试集成电路的复位操作的方法，所述集成电路具有电路部分，所述电路部分包括至少一个电路部分锁存器，可用以存储在所述电路部分接收到复位信号时被复位至预定复位值的信号值；以及一个或多个各具有多个扫描链单元的串行测试扫描链，所述串行测试扫描链中至少一个可用以作为对所述电路部分正确操作的测试的一部分，存储测试信号并将测试信号加到所述电路部分，所述测试信号在扫描使能信号的控制下以与时钟信号同步的方式加到所述电路部分，所述方法包括如下步骤将预定的复位信号值存储在所述串行测试扫描链内的复位信号生成扫描链单元中；以及在所述扫描使能信号控制下，以与所述时钟信号不相关且与之异步的方式，根据所述预定的复位信号值生成所述复位信号。
全文摘要
一种集成电路(2)设有用于测试正确操作的串行测试扫描链(10)。利用复位信号生成扫描链单元(20)可以测试异步复位信号操作，所述复位信号生成扫描链单元被这样适配，使得保存在该单元的锁存器(14)内的复位信号值由扫描使能信号以异步方式选通，从而加到受测试的电路部分(8)。被复位的正确操作强制为预定值的受测试电路部分内的锁存器(12)可以在复位测试之前被预先装入相反的读出值。
文档编号G01R31/28GK1443310SQ01811330
公开日2003年9月17日 申请日期2001年6月29日 优先权日2000年12月22日
发明者R·R·格里森斯韦特 申请人:Arm有限公司