集成电路及其减少电源消耗的方法

专利名称：集成电路及其减少电源消耗的方法
技术领域：
本发明是有关于一种降低集成电路内功率消耗的方法及装置，特别是在 具有多个处理器核心或多个次系统的数字处理器内。
背景技术：
集成电路的内部可提供多个不同的功能电路方块。因此，单一集成电路可包括一般用途处理器、运算协同处理器(co-processor)、数字信号处理器、 以及其他用来执行特别任务或计算的专用硬件。然而，在集成电路的这些核 心或硬件资源中，并非所有都被要求同时操作。发明内容本发明提供一种减少电源消耗的方法，适用于一集成电路，集成电路包 括至少一处理器核心，此方法包括提供一装置，用以控制提供至至少一处 理器核心的电源供应；提供一存储器，用以储存至少一处理器核心的状态数 据；以及提供一控制器，用以控制在至少一处理器核心与存储器间的状态数 据传送，以使至少一处理器核心可被关闭电源且在控制器的控制下重新启动， 也可返回至在被关闭电源之前的状态。控制器可以硬件部分以及软件部分来形成，其一起操作来控制状态数据 的传送，且执行至少一处理器核心的电源关闭与电源开启。此结合允许由软 件部分来弹性地处理数据传送，反之，需要严格控制的电源关闭与电源开启 程序部分的控制则可由硬件来执行。此外，控制器受到时钟(clock)控制器影响，时钟控制器用来控制时钟信号对每一处理器核心的供应，使得，假使时钟信号传送至核心，则由控制 器来提供电源至核心。此时钟信号的提供可用来约束控制器由处理器核心移 除电源，也可用来强制控制器重新提供电源给核心。每一处理器核心可与"缓慢时钟"位连结，此缓慢时钟位用来控制一旦 处理器核心处于闲置时，是否提供电源闸，或者用来控制只有一旦处理器核 心(或整体处理系统)处于缓慢时钟时，是否提供电源闸。时钟控制器可监控每一处理器核心与控制器的时钟请求，使得一旦处理 器核心及控制器没有对时钟有持续请求时，系统时钟可被关闭。当接收中断、 排时事件发生，或确立时钟需求的任何其他程序发生时，时钟控制器接着重 新建立时钟。本发明又提供一种集成电路，具有多个处理器核心。集成电路包括多个可电控制开关，用以控制电源提供至处理器核心的一个或多个； 一存储器， 用以储存来自处理器核心中至少一个的状态数据；以及一控制器，用以控制 电源提供至处理器核心的一个或多个，以使处理器核心可被关闭电源。在此原理的延伸下，处理器核心可在相同或不同的芯片或次系统上，且 开关也可是不连续的元件。控制器仍包括硬件部分与软件部分的混和，以使 软件部分在控制电源关闭的程序中可提供弹性度。控制器也控制在至少一处理器核心与存储器之间的状态数据传送，以使 处理器核心的状态可在电源关闭前被纪录，且核心可在电源开启后返回至此 状态。在此系统中，控制器包括硬件部分与软件部分，状态数据的传送由软 件所控制，且此软件是在将被关闭电源或重新开启电源的核心上运作。此外，也提供隔离元件，用以隔离处理器核心输出与集成电路中的其他 元件，以避免在电源开启或关闭期间扰乱这些元件的操作。这些隔离元件也 防止在电源关闭的处理器核心中的无供电电路去扰乱电源开启的电路操作。 在此系统中，控制器包括硬件部分及软件部分，隔离元件的控制由硬件部分 来控制，使得不论软件部分的发展状态为何，可依靠其功能。因此，可提供一集成电路，即使当电流消耗随着漏电结果而发生，其电 流消耗可减少。为使本发明的上述目的、特征和优点能更明显易懂，下文特举一较佳实 施例，并配合所附图式，作详细说明如下。


图1表示根据本发明实施例具有多个处理器核心的集成电路；图2表示图1的集成电路的电源关闭程序；图3表示用来影响电源关闭程序的部分控制暂存器；图4表示图1的集成电路的电源开启程序；图5表示用来控制电源闸的部分暂存器；以及图6a及图6b表示用在电源闸集成电路中巨集元件的布局。附图标号2 集成电路；4、 6、 8、 20 核心；10 电源供应轨；14、 16、 18 可 电控制开关；22 数据汇流排；24 存储器；26 输入输出接口； 40、 42 存储器区域；44、 46、 48 专用电路；50 核心输出；52 唤醒导线；60 主动式漏电管理控制器；120 控制暂存器；122 电源闸使能控制位；123 缓慢时钟位；158 电源闸状态暂存器；160 第一核心的暖开启位；161 第一核心的 电源闸状态位；162 第二核心的暖开启位；163 第二核心的电源闸状态位；200 金属层；202 导体；206、 208 巨集元件。
具体实施方式
图1是表示根据本发明实施例的集成电路2的示意图。集成电路2包括 多个处理器核心，为了简洁说明，简单以"核心"来称之。在较佳实施例中， 集成电路包括中央处理单元(CPU)及数字信号处理器。然而，为了清楚说明本发明不仅限制在双核心系统中，将说明一较复杂的实施例。在其中，第一、第二、第三核心4、 6、及8可选择性地透过各自的可电控制开关(electrically controllable switch)14、 16、及18来连接电源供应轨(power supply rail)10。这些开关作为"电源闸"。上述核心具有相同或相异的功能。因此，举例来说， 这些核心的一个为数字信号处理器，而其他核心为运算协同处理器(co-processor)。另外的处理器核心可具有高度的特殊性，例如，使用在全球 移动通讯系统(Universal Mobile Telecommunications System, UMTS)移动式 电话系统的路径搜寻器(path searcher)。另一核心20可持续处于被供电状态。 然而，核心的数量是系统设计者的选择，此外，举例来说，在芯片中只有一 或两个核心，且在这些核心中的一个或全部可透过开关而连接电源供应轨。 每一处理器核心可沿着数据汇流排22而与其他系统元件联系。其他元件包括 存储器24以及输入输出接口 26。一般而言，期望通过将时钟频率朝向零来减少，以防止在核心或其他数 字电路中的功率消耗。然而，此时钟频率越向较小值移动，较小的电路几何 学导致漏电流，此漏电流变成总电流使用量中较显著比例。因此，期望包括 漏电流的有效控制，特别是当利用较低临界电压晶体管来获得较高时钟速度， 这是因为与高临界电压晶体管比较起来，这些低临界电压晶体管具有较显著 的大漏电流。可得知，举例来说，假使第一核心4非正主动处理数据时，可 透过与电源供应轨10分离而使其漏电流减少至零。然而，在没有采取任何进 一步的手段下，.在图1的集成电路的多个处理器核心中只有未被供电者可放 弃整体电路的操作。为了克服这些问题，需提供额外的元件。为了暂时关闭一处理器核心且 实质上返回相同状态，必须能储存来自核心且被选择的数据，以帮助其返回 至操作状态。因此，举例来说，当在处理器核心具有数个暂存器以及一堆叠(stack)结构，则明确地助于能储存注册值(register value)、堆叠结构的内 容、以及在存储器中堆叠指标的值，因此，在电源开启后，这些值可返回至核心。其也可采用，对于任何其他核心或甚至是专用硬件而言，注册值控制 电路操作或是作为电路的输出关键，接着也能储存这些值，以作为主动式漏 电管理系统的一部份。来自核心的数据可视为状态数据，以代表核心的状态。 为了减少储存状态数据以及在电源开启后撷取状态数据所需的时间，将 状态数据维持在与核心耦接且核心容易使用的存储器内是有利的。专用存储器可被提供在核心内，例如，存储器区域40及42可为核心内的非挥发性存 储器，或者，被保留给状态数据的一小部分存储器区段可具有其自己的独立 电源供应，使得其可一直维持在被供电状态，如第一核心4的存储器区域40。 然而，状态数据也可以写入至较远端的存储器，例如透过数据汇流排22来使 用存储器24。每一核心4、 6、及8的电源关闭状态及开启状态，在电源关闭与电源开 启的程序中，可能导致核心处于未定义状态，直到电源供应轨已完全地建立 且重置程序的一些形式已被开始实施。因此可得知，例如，在电源开启的程 序中，核心的输出也可处于未定义状态或甚至处于数个状态。其提高了信号 错误地传送至电路的其他部分的可能性，且提高了将错误信号解释为有意义 的可能性。为了防止此情况，提供隔离电路，使得核心被禁止将数据放置在 数据汇流排22或被禁止传送其他输出信号，直到建立其正确的操作。此隔离 可由分别与核心4、 6、 8及耦接的专用电路44、 46、及48来提供。提供给核 心4的隔离电路44处于核心的内部，且例如，隔离电路44可由此核心的三 态输出来控制，而此核心是设计来非进入低阻抗状态，直到在电源开启程序 下此核心明确地到达预设点。在本发明的较佳实施例中，隔离电路用来驱动 核心的输出信号进入重置(RESET)状态。此确保了信号的有效设定，而此 信号提供至受核心输出影响的电路。或者，可提供外部隔离电路(例如46及 48)，且外部隔离电路可长久不变地维持在供电状态，藉此确保核心6或8可 维持与数据汇流排隔离，直到主动式漏电管理控制器(active leakage management controller) 60决定此核心应再度与数据汇流排连接。此主动式漏电管理控制器60本身连接至数据汇流排，使得控制其操作的 指令可写至入主动式漏电管理控制器60。也可使用数据汇流排来接收来自一 个或多个核心的信息，而此信息表示此核心己到达了已储存足够状态数据的 状态，使得可关闭电源。此外或者二者则一地，主动式漏电管理控制器60也 可具有与一个或多个核心的直接连接，例如核心4，使得主动式漏电管理控制 器60可监控核心的状态。而监控核心状态的方法为透过监控在建立电源关 闭后由核心执行的软件所设定的旗标状态，或者透过监控由核心所执行的指 令(OPCODES),以在电源关闭程序中识别一特定状态。在较佳实施例中， 每一核心具有"IDLE"输出(图1只表示出核心4的输出50)，其指示核心 何时进入闲置(IDLE)状态。 一旦核心进入闲置状态，则其处于闲置状态直 到由一外部事件来提醒离开此闲置状态。此外部事件可以是发布在唤醒 (WAKE UP)导线52的"WAKE UP"信号的声明(在图1中仅表示核心4 的WAKE UP导线52，以简洁说明)，而此"WAKE UP"信号可由主动式漏 电管理控制器60来发布，以及/或时钟控制器(为表示于图l)来发布。此时 钟控制器在功率消耗为重要设计考量的集成电路中是已知的特征。此外，主动式漏电管理控制器也包括软件部分，其在处于电源关闭状态 下的每一核心4、 6、及8中运作。为了方便且在较佳实施例中，主动式漏电 管理软件储存在接近处理器核心的存储器，且举例来说，主动式漏电管理软 件很可能是一级存储器，或者假使处理器为ARM处理器，则是紧耦接软件的 指令。如前所述，在电源关闭状态下，用来表示多个处理器核心的一个(或多 个，例如核心4)中被选择暂存器的内部状态的状态信号，被写入至存储器。 此存储器可以是专用主动式漏电管理存储器，且举例来说，是在存储器40内 的保留区域，或者存储器40可视为挥发性，只有在处理器状态储存例行程序 期间，在存储器的原始数据将被覆盖。然而，当在电源关闭状态期间内存储 器的内容要被保存，则此存储器自己必须以非挥发性方式来运作。图2是说明电源关闭程序，其由在多个处理器核心的一个内运行的主动 式漏电管理软件以及主动式漏电管理控制器60所共同执行。程序开始于步骤 100，其中，先前已检测到电源关闭程序应开始。监控执行在此核心或其他核 心内的软件，可用来决定多个处理器核心的一个(例如核心4)完成任务且在 一期间内将不需处理其他任务，其有助于关闭核心4。例如，在移动至电信装 置(例如电话)的背景下，大多数装置于大多时间下可不被供应电源。为了 通过检査呼叫通道来确认其是否正被呼叫，且/或为了确认存在于基地与移动 是装置间的多路径失真的评估是否需更新，此装置周期性地被唤醒，例如大 约每两秒。用来执行这些任务的时间完全地被预期，其作为中间任务时间间 隔(inter-task interval)。因此，假使没有其他任务等候，接着核心4可评估其 将处于闲置于多久时间。也可接着做出关于其是否值得进入电源关闭程序的 判断。允许软件决定是否容许核心关闭电源，在电源的控制下，提供了相当 大的弹性给核心。软件可轻易地重新配置，以在做成电源关闭的决定之前， 决定一或多个标准。这些"电源关闭"标准包括被停止提供电源的核心的工 作量、请求被停止提供电源的核心的其他核心工作量、 一或多个核心的时钟 速度及预定任务、或是有能力召开高优先任务的最近事件。假设在核心4内 的软件执行决定了期望电源关闭程序，接着开始此程序。控制由步骤100移 至步骤102，于其中，控制器的软件部分储存状态数据至存储器。软件部分可 由系统设计师来修改而只能储存足够的数据状态，其对于成功的重新开启而 言是被视为必要的。此弹性可被利用来减少用于快速关闭而返回储存的数据 量，或者是减少用于关闭而被参数化的数据量。将储存的数据量减少至最小 也可减少由电源关闭状态而重新启动处理器所需的时间。这是特别重要的， 是因为此决定了系统的潜在因素来处理中断。此外，当核心的硬件配置改变 了一产品的相异系列且特色被加入或移除时，与整体主动式漏电管理系统单 独地应用在专用硬件的情况比较下，软件元件的使用允许这些改变更快速地 且在较低的成本下被调和。其采用了被修改至相异任务的相异核心执行储存状态数据的不同版本的 软件部分。在步骤104中， 一旦软件部分已完成将状态数据储存至存储器，其发布 将核心置于闲置的IDLE指令。此核心处于闲置状态，直到一唤醒信号或中断 信号发布至此核心，且进入至闲置状态导致在核心的输出端的"core IDLE" 信号被使能，且"core IDLE"信号由控制器60的硬件来监控。控制由步骤104进入至步骤106，于其中，控制器60的硬件会做出是否 要继续关闭核心的电源的决定。此决定可划分成数个部分。第一部份包括检 查一或多个控制暂存器，例如电源关闭程序控制暂存器以及除错控制暂存器。图3是说明对于多个处理器核心的一个而言的控制暂存器120的部分。 为了此处理器核心或其他处理器核心，存在一相类似的控制暂存器。可得知， 暂存器的两位可被保留以作为部分的电源控制系统。最右边位(最小有效) 位被保留作为电源闸使能控制位122。因此，假使将其设定为"0"，接着电源 闸被使能，且因此控制器60准许操作各自的开关，例如开关14，以便只有在 其他状态稳定的情况下，对此核心禁能电源。然而，假使电源闸被禁能，开 关14将一直处于导通状态。其他位123 (缓慢时钟位)则使用来控制系统是 否必须处于缓慢时钟模式下，例如，在处理器核心的电源闸被允许之前，系 统振荡器频率降低或关闭。因此，这些位可一起被判断，使得电源闸可被使 能或禁能，但存在着命令等级制度，以使得假使时钟控制器需要时钟信号开 启且提供至核心，接着电源闸则无法执行。提供至每一核心的时钟信号无法 独立地被控制(gated),使得一核心可具有自己的约束时钟，而一或其他的时 钟则接收一时钟。根据在用来定义一核心是否需要时钟的时钟需求暂存器中 的位组，时钟控制器(未表示)可分别地控制提供至每一核心的时钟列。一 旦没有核心需要时钟且控制器60以执行电源关闭程序，那么不再需要时钟， 时钟控制器接着可减少系统时钟频率(以减少至零为较佳)以节省电源，直 到需要恢复处理。在一较佳的实施例中，电源闸位自我清除，以便保证电源闸不会意外执 行。因此，当期望执行电源闸时，在进入闲置指令(其将是关闭核心电源的 前导)之前，必须设定电源闸使能位。然而，当闲置指令己在处理核心内执 行时，电源闸位本身也自动地清除。显然地，在任何复杂系统中，特别是一内含软件，在软件发展期间，高 度地期望修改系统操作，使得软件的状态可被监控，因此，可提供包括控制位的除错暂存器，此控制位可约束电源闸，且与由控制器60所发布的指令无关。 在检査控制暂存器后，步骤106也可确认使否有会造成限制电源关闭的 其他事件等候判定。此情况的例子有发布至核心的中断。这些发布至核心的 中断可由控制器60来监控。假使控制器60决定了关闭核心电源是不需要执行的，则控制进入步骤 107，在其中，例如，由于发布了核心执行一些处理的请求，则执行一个测试 以判断是否应退出电源关闭程序。在程序进入至步骤110或108前，控制器 在步骤106及107中等待(其中步骤106及107可合并承担一步骤，尤其是 当控制器以一状态机来实现)。假使退出电源关闭程序，则控制进入步骤108。 虽然电源关闭程序已透过流程图来叙述，但在较佳实施例中，硬件部分以状 态机来实现。开始于步骤IIO，开始假使控制器60判断出核心4可以被关闭电源，接 着其控制与核心相连结的硬件，以使重置信号被使能来重置核心4。接着，在 步骤112中，各自的隔离电路44操作，以将核心4与电路中每一其他核心6、 8及20隔离。接着，各自的开关(例如14)开路(非导通)，以对核心4关 闭电源。这些开关以晶体管来实现。图4表示电源开启程序。通过在另一处理器上运作的软件对控制器60的 呼叫，开始实施电源开启，其中，此另一处理器期望利用关闭电源的核心所 提供的功能。二者择一地，在一预定事件之前，数据处理器核心将自己置于 电源关闭状态，数据处理器核心可将一计时器设定在向下计数给此事件，且在足够时间内开始实施核心的重新开启电源，在此足够时间内，在预计的事 件之前，核心可充分地恢复至操作状态，而能掌控事件。此外，为了服务特 定的任务，电路可能造成中断的发布，藉此唤醒关闭电源的处理器核心。在步骤130，每一事件引起开始实施的电源开启程序。为了导致提供至适当数据 处理器核心的吋钟速度尽可能的返回至其快速时钟速度，任何事件也可被安 排至一缓慢时钟控制器(未表示)。假使时钟已被限制(例如等于零)，控制 器60则监控时钟电路，以作出指示来表示时钟已恢复至其操作速度以及其频 率已稳定在可接受的限制内。在此期间，控制器60导通开关(步骤132)，例 如开关14，以使电源返回至核心。此外，电源开启也通过事件来开始实施， 例如，来自模拟器或除错器的模拟需求、正传送的重置信号、或甚至是重新 建立系统时钟至核心的时钟控制器。重新开启核心电源提供了突波电流(inrush current),以导致其扰乱集成 电路中的其他电路。为了避免此状况，每一电源闸开关14、 16、及18可以并 联的多个开关来实现，且在程序中可被导通，使得与内部电阻连接且导通的 开关数量，限制了突波电流。此外，用来限制突波电流的开关切换所需的时 间可被控制，在较佳实施例中，开关的切换及所使用的数量可由软件来控制。 一旦电源恢复且如果有必要，时钟恢复至其正确频率时，控制会进入至步骤 134，使得控制器60可以使能隔离电路44，以允许核心与数据汇流排22和其 他元件连接，且释放处理器元件的重置导线，藉此允许处理器开始操作(步 骤136)。此处理器被如此地架构，使其一直根据重置的结束来查出预设位置， 作为其第一指令。因此，再启动例行程序可被执行，以测试处理器是否由主 动式漏电管理系统所引起的电源关闭状态返回。例如，也可通过检査主动式 漏电存储器的内容或通过检查稍后将叙述的电源闸状态暂存器。假使处理器 决定了其处于接续电源关闭之后的电源开启状态，作为主动式漏电管理系统 的结果，接着处理器执行软件管理，以恢复来自状态存储器40的状态数据。 在步骤140中，给予核心的中断可接着重新使能，且在步骤142中，核心可执行任何等待决定的中断服务例行程序。最后，在步骤144中，根据任何等 待决定的中断的完成，核心可回复至其最低优先软件任务。这里需注意，检测核心是否返回至电源开启状态以作为主动式漏电管理 开始实施的电源关闭的结果，是有利的。为了每一核心4、 6、及8的状态可被检测，换句话说，其电源是否被关 闭或开启，且核心是否由冷启动进入被提供电源(即是于第一时间提供系统 电源)，或者由核心已被关闭的电源暖启动进入被提供电源，以作为主动式漏 电管理系统的结果。期望能维持信息以使能在与核心连接的暂存器内且被判 断出的状况。图5表示在可延展的电源闸状态暂存器158的前四个位，以使在集成电 路内的任何数量核心可检查其他核心的电源状态，且也可判断其是否由冷启 动或暖启动而进入开启状态。因此，第一位160为暖开启位，其可由主动式 漏电管理系统硬件(或软件)来设定，以指示第一核心，其何时返回至由主 动式漏龟管理系统所开启的电源开启状态。假使位160没有设定，接着核心 判断出其由冷开启进入电源开启状态且在一般唤醒程序下执行。然而，假使 位160被设定，核心可判断出其由前一节省状态进入电源开启且因此其呼唤 主动式漏电管理系统开启电源，以便由状态存储器40及24召回其状态数据。 一些核心，例如Analog Devices "BLACKFIN"核心或MediaTek "Fcore"， 提供外部重置向量(reset vector),以控制电源间是否重置处理器或一般重置 处理器是否应执行。第二位161指示第一核心的电源闸状态。因此，举例来 说，假使此位被设定，接者电源闸关闭，且核心因此不被提供电源。然而， 假使此位设为零，电源闸开启，且核心被提供电源。暂存器的分析提供一简 单方法给每一核心，以判断集成电路中其他核心的状态。此优点有，例如， 一核心希望呼叫由集成电路中其他或另一核心的服务。当实施本发明时，核心的一些特性需要修改。例如，在核心4、主动式漏 电管理控制器60、以及时钟控制电路之间所需的一些交换预设控制信号或字元的程序(HANDSHAKINGS此外，需要采取一些步骤以控制对核心内的处 理器进行处理，其中，此存储器维持在电源开启状态而核心处于电源关闭状 态。在一些情况下，设计者希望存储器不受其他装置存取影响。在本发明的 其他情况下，系统设计者配置系统，使得存储器可被存取，或者企图存取存 储器将会开始实施核心的电源重新开启，例如，通过导致系统时钟重新提供 至核心，其依序强制主动式漏电管理器统重新提供电源给核心。由电源关闭状态唤醒核心不可避免地需要可增加系统反应延迟的酬载 (overhead)。因此，需要确认任何唤醒事件，这些唤醒事件做时间上的安排 以提供足够的额外时间期间给电源开启程序的完成，且给予核心撷取本身数 据以及返回操作状态。因此，当计时事件处理器(例如用来开始实施电源开 启的计时器)产生唤醒呼叫时，其引发核心4返回至电源开启状态且状态数 据恢复，但是实际上没有开始实施计时事件的程序，直到到达处理预定事件 的专用时间为止。假使根据软件与硬件控制的结合，核心可以重新被开启电源，则期望加 入储存暂存器，举例来说，使得切换核心关闭的电源闸可由储存器来预防， 且储存暂存器也可包括多个位，这些位用来强制电源闸切换电源以使核心关 闭或切换电源以使核心开启，或者允许电源闸控制器如一般操作，但撤销其 输出以达到储存目的。此外，可能提供额外低漏电硬件暂存器，其可用来监控核心内的暂存器 状态，以便储存暂存器内容，而不用将暂存器内容写入至存储器。而此硬件 将处理得非常快速，其也不可改变，且当暂存器所需的空间较大时，增加了 本发明所需的硅芯片的面积。与执行在受电源闸支配的核心上的软件一起工 作的硬件控制器，给予相对快且健全的结合，但是假使期望随着部分的状态 数据，需要节省较少或更多元件，则其仍保持弹性度。虽然为了简明，此叙述是以流程图的方式来说明不同程序步骤，但可灵 活通过状态机来控制系统，且控制器60特别适合以状态机来实施。特定的处理器核心需要特定的操作管理，例如，Arm7处理器通过将写入 核心外部的特定暂存器来执行闲置操作，其接着禁能给核心的时钟。此结果 是，Arm7在此写入指令下停止，且一旦时钟被重新开启，在此写入后，核心 通过执行下一指令而继续。当对于核心而言时钟由外部地被限制，当Arm 7 处于闲置模式时，中断应不会被使能。然而，Arm9核心具有专用的指令，其 是将核心置放在带机状态或等待中断状态。因此，控制器60的硬件应由系统 设计者来设计，以考虑相关核心操作的方法。比照之下，其他核心，例如Analog Device的"BLACKFIN"核心可通过提供的核心的"WAKE UP"信号来重新 开启，即使对核心的中断已被禁能。当依照本发明的电源消耗的控制，考虑 不同核心的特殊需求对于系统设计师来说则是相当简单的任务。与核心相关的逻辑可以一直处于电源开启状态下，以使得在电源关闭程 序中，能支持模拟器或储存器的使用。在由主动式漏电管理控制器开始的电 源关闭事件期间，这可以帮助模拟器处于与目标核心连接以及与目标核心联系。举例来说，假使另一核心要求一核心为其执行一任务时，恢复电源给此 核心，但丢弃其先前储存的状态数据是可能的。此可通过允许此另一处理器 去修改电源闸暂存器来完成，以欺骗核心认为其由冷启动来进入电源开启状 态。二者择一地，可修改核心在何处受到重置向量影响以控制其电源开启程序。在实际完成的程度上，受到电源闸管制的核心通常以集成电路设计工具 来定义成巨集元件。在设计者的意愿下(会受限于可能遇到的某些限制)，每 一巨集元件可配置在硅芯片。至巨集的电源连接透过金属化层而做成，此金 属化层配置在用来实施巨集元件的硅的上方。电源闸控制晶体管14、 16、及 18等需要透过金属化导体而连接至各自的核心，且也需要连至巨集边界外的 电源供应。此配置如图6a所示，其中，在开关14与核心4 (重复利用图1的 标号)之间的连接系透过第一金属层200来做成，藉此，在巨集元件206与 接续的巨集元件208之间的电源供应连接更透过导体202来做成。为了简化 导体的路线安排，导体200及202将以不同平面。然而，发明者已了解，假使电源闸控制开关14、 16、 18等配置在巨集元件周遭，可避免复杂性，如图 6b所示。在此配置下，在巨集元件与将开关连接至核心的导体200之间延伸 的导体202，可以相同的物理层来形成，藉此减少金属层的数量。将电源闸控 制开关配置在巨集元件的边缘，使能了被使用的现行巨集元件而不需进一步 修改。本发明虽以较佳实施例揭露如上，然其并非用以限定本发明的范围，任 何本领域技术人员，在不脱离本发明的精神和范围内，当可做些许的更动与 润饰，因此本发明的保护范围当以权利要求所界定的为准。
权利要求
1.一种减少电源消耗的方法，适用于一集成电路，所述集成电路包括至少一处理器核心，其特征在于，所述方法包括提供一装置，用以控制提供至所述至少一处理器核心的电源供应；提供一存储器，用以储存所述至少一处理器核心的状态数据；以及提供一控制器，用以控制在所述至少一处理器核心与所述存储器间的状态数据传送，以使所述至少一处理器核心可被关闭电源且在所述控制器的控制下重新启动，也可返回至在被关闭电源之前的状态。
2. 如权利要求1所述的减少电源消耗的方法，其特征在于，所述控制器包 括一硬件部分以及一软件部分，且所述软件部分用来控制在所述至少一处理 器核心与所述存储器间的状态数据传送。
3. 如权利要求2所述的减少电源消耗的方法，其特征在于，在对所述至少 一处理器核心关闭电源的程序中， 一旦所述软件部分引起足够且将被储存的 状态数据，所述软件部分将被关闭电源的所述至少一处理器核心放置在一预 设状态，且所述硬件部分受所述预设状态影响，以导致自所述至少一处理器 核心移除电源。
4. 如权利要求1所述的减少电源消耗的方法，其特征在于，根据电源返回 至所述至少一处理器核心，所述至少一处理器核心执行检查程序，或检査一 硬件以察看所述控制器是否己关闭电源且检査所述至少一处理器核心是否已 由所述存储器撷取状态数据。
5. —种集成电路，具有多个处理器核心，其特征在于，所述集成电路包括 多个可电控制开关，用以控制电源提供至所述这些处理器核心的一个或多个；一存储器，用以储存来自所述这些处理器核心中至少一者的状态数据；以及一控制器，用以控制电源提供至所述这些处理器核心的一个或多个，以 使所述这些处理器核心可被关闭电源。
6. 如权利要求5所述的集成电路，其特征在于，所述控制器控制在至少一 所述处理器核心与所述存储器间的状态数据传送，以使在对所述处理器核心 关闭电源之前，所述处理器核心的一状态可被纪录，且所述处理器核心在被 开启电源后返回至所述状态。
7. 如权利要求6所述的集成电路，其特征在于，所述处理器包括一硬件部 分以及一软件部分，且所述软件部分用来控制在至少一所述处理器核心与所 述存储器间的状态数据传送。
8. 如权利要求7所述的集成电路，其特征在于，在对至少一所述处理器核 心关闭电源的程序中， 一旦足够的数据被储存在所述存储器中，所述软件部 分将被关闭电源的所述处理器核心放置在一预设状态或导致所述处理器核心 发布一信号至所述控制器，以及所述控制器受到处于所述预设状态的所述处 理器核心或所述信号影响，所述信号作为电源可自所述处理器核心移除的指示。
9. 如权利要求5所述的集成电路，其特征在于，所述控制器用来监控提供 至每一所述处理器核心的一时钟信号，而所述时钟信号的出现可用来导致电 源关闭程序被约束，或者，所述控制器用来监控所述处理器核心是否处于电 源关闭状态，以导致电源重新提供至所述处理器核心。
10. 如权利要求5所述的集成电路，其特征在于，所述集成电路还包括多 个隔离装置，分别连接所述这些处理器核心，以使所述这些处理器核心的一 个与其他元件隔离。
11. 如权利要求5所述的集成电路，其特征在于，所述集成电路还包括至 少一控制暂存器，用以指示所述控制器何时被授权操作所述这些可电控制开 关 一个或多个，以约束电源提供至所述这些处理器核心的一个或多个。
12. 如权利要求5所述的集成电路，其特征在于，所述控制器受到一事件 计时器、由另一处理器核心所发布的一电源开启请求、以及一中断的一个影响，以导致控制器所述这些处理器核心的一个关闭电源。
13. 如权利要求5所述的集成电路，其特征在于，所述集成电路还包括一 电源闸状态暂存器，其中，所述这些处理器核心的一者可检査以判断所述这 些其余的处理器核心的电源状态，且判断在所述控制器的控制器，所述处理 器核心是否被开启电源。
14. 如权利要求5所述的集成电路，其特征在于，所述这些处理器核心的 一个或多个与一软件连结，所述软件检查预定由所述处理器执行的任务，且 做出关于是否对所述处理器核心限制电源关闭程序的决定。
15. 如权利要求5所述的集成电路，其特征在于，所述集成电路还包括一 除错暂存器，以允许一使用者强制所述这些处理器核心维持在电源开启，而 不论所述控制器所发布的电源关闭指令。
16. 如权利要求7所述的集成电路，其特征在于，当判断是否持续对所述 处理器核心关闭电源的程序，所述软件部分检查至少一电源关闭标准。
全文摘要
本发明提供一种集成电路及其减少电源消耗的方法，该集成电路具有多个处理器核心，此集成电路包括多个可电控制开关，用以控制将电源提供至多个处理器核心的一个或多个；一存储器，用以储存来自多个处理器核心中至少一者的状态数据；以及一控制器，用以控制将电源提供至多个处理器核心之一或多个，以使处理器核心可被关闭电源。因此，可提供一集成电路，即使当电流消耗随着漏电结果而发生，其电流消耗可减少。
文档编号G06F1/32GK101324802SQ200810109638
公开日2008年12月17日 申请日期2008年6月11日 优先权日2007年6月11日
发明者拉斯·泽恩德加德·贝特尔松, 约恩·瑟伦森, 约瑟夫·帕特里克·盖斯勒, 詹姆斯·丹尼斯·多德里, 迈克尔·艾伦 申请人:联发科技股份有限公司