专利名称：集成电路及其形成方法
技术领域：
本发明涉及半导体元件，尤其涉及包含虚置结构(dummy structures)的集成电路及形成集成电路的方法。
背景技术：
半导体集成电路(IC)工业已经历快速的成长。集成电路材料与设计上的技术发展已产生出数个集成电路世代(generations of ICs)，其中每一世代相较于前一世代具有更小且更复杂的电路。然而，这些进展已增加集成电路的处理与制造的复杂度，为了使这些进展得以实现，需要在集成电路的处理与制作上有相似的发展。在集成电路的发展过程中，功能性密度(functional density) (S卩，每芯片面积的内连线元件的数目)已普遍地增加，而几何尺寸(geometry size)(即，使用工艺所能制作的最小的元件或线路)已减小。此缩小化工艺一般借着增加生产效率及降低相关成本而提供利益。这样的缩小化还产生相对高的功率损耗值(power dissipation value)，其可借由使用低功率损耗元件而解决，例如是互补式金属氧化物半导体(CMOS)元件。在集成电路中，虚置图案(dummy patterns)设置于相邻于核心区(core area)的边界区(boundary region)。虚置图案的设置是为了减低工艺负载效应(process loading effect)及/或晶体管效能变异(transistor performance variations)。申请人发现在边缘区(edge region)中，晶体管的沟道在沟道宽度的方向上可看到空白区(blank area), 其不具有任何的虚置图案或功能性晶体管图案。在空白区中，形成有浅沟槽绝缘(STI)结构，并具有一大区域。浅沟槽绝缘结构对晶体管的沟道施加应变。受应变的沟道影响晶体管的操作电流(operation current)。由于设置于边缘区中的晶体管可能遭受不同的应变， 因此晶体管的操作电流可能是多样化，且落于预定的规格之外。当晶体管的尺寸缩小化时， 应变沟道效应(strained-channel effect)甚至变得更严重。申请人:还发现不具有任何的虚置图案或功能性晶体管图案的空白区还可能导致 M^i^li'kMWitM^l^kM (dual contact etch stop layer boundary effect)。^X 艺期间，通常将应力层(stress layer)设置于空白区中，应力层的设置用以对η型金属氧化物半导体(NMOS)晶体管提供拉伸应力。空白区中的应力层可影响施加至设置于邻近核心区的边缘的NMOS晶体管与PMOS晶体管的拉伸应力与压缩应力。由前述可知，业界急需包含虚置图案的集成电路及形成基底电路的方法。
发明内容
为了解决现有技术的问题，本发明一实施例提供一种集成电路，包括一核心区， 具有至少一边缘区；多个晶体管，设置于该边缘区之中；以及多个虚置结构，邻接该至少一边缘区而设置，其中所述多个晶体管的每一沟道在一沟道宽度方向上面向所述多个虚置结构的至少其中之一。本发明一实施例提供一种集成电路的形成方法，包括形成多个虚置结构，其中所述多个虚置图案邻接该集成电路的一核心区的至少一边缘区而设置；以及于该核心区的该至少一边缘区中形成多个晶体管，其中所述多个晶体管的每一沟道在一沟道宽度方向上面向至少一个所述多个虚置结构。本发明的施加至晶体管的每一沟道的应变应力可依需求而控制。
图1显示一实施例中的包含核心区的集成电路。图2显示图1实施例中，核心区110的一边缘区的部分放大图。图3显示图1实施例中，核心区110的另一边缘区的部分放大图。图4显示晶体管的操作电流的变化。图5显示根据本发明一实施例形成包含多个虚置结构的集成电路的方法流程图。图6显示一实施例中，包含设置于基底板上的集成电路的系统。其中，附图标记说明如下100 集成电路；110 核心区；110a、110b、110c、110d 边缘；120 边界区；210、211、212、213、214、215、216、217、310、311、312、317 晶体管；210a、211a、212a、213a、214a、215a、216a、217a、310a、311a、312a、317a 沟道；215、315 虚置结构；220、230、320、330、340 虚置图案；221a、222a、223a、224a、225a、226a、227a、23 la、232a、233a、234a、235a、236a、 237a、32 la、322a、323a、324a、325a、326a、327a、33 la、332a、333a、334a、335a、336a、337a、 341a、342a、343a 氧化层定义虚置图案；221b、222b、223b、224b、225b、226b、231b、232b、233b、234b、235b、236b、237b、 321b、322b、323b、324b、325b、326b、331b、332b、333b、334b、335b、336b、337b、341b、342b、
343b、:344b 栅极虚置图案
500 方法；
510,520 步骤；
600 系统；
601 基底板；
602 集成电路；
605 凸块；
A、B 曲线。
具体实施例方式
可了解的是，以下的揭示内容提供许多用以执行本揭示书的不同特征的不同的实施例或例子。以下所述的元件的特定例子与排列方式为了简化此揭示书。当然，这些仅为实施例而非用以限制本发明。此外，本发明揭示书可能在不同实施例中重复使用标记及/或标示。此重复仅为了简化与清楚化，其本身并非代表所讨论的各种实施例及/或结构之间具有关联。另外，以下述及一结构形成在另一结构之上、连接至另一结构、及/或耦接至另一结构时，可包括所形成的结构直接接触的实施例，且也可包括附加的结构夹置于上述结构之间的实施例，而使得所形成的结构并非直接接触。此外，空间上的相对关系用语， 例如“较低(lower)”、“较高(upper)”、“水平(horizontal) ”、“垂直(vertical) ”、“在上 (above) ”、“在下(below) ”、“上(up)，，、“下(down) ”、“顶(top) ”、“底(bottom) ”等及其衍生词(例如，“水平地(horizontally)”、“ 向下地(downwardly) ”、向上地(upwardly)等等) 用以简化本揭示书中的结构与另一结构之间的关系的叙述。空间上的相对关系用语涵盖包括这些结构的元件的不同取向(orientation)。图1显示一实施例中的包含核心区的集成电路。在图1中，集成电路100可包括核心区110。边界区(boundary region) 120可围绕核心区110而设置。核心区110可包括至少一边缘(edge)，例如是边缘IlOa-IlOd0边缘IlOa-IlOd是定义来分隔核心区110与边界区120。在一些实施例中，集成电路100可为静态随机存取存储器(SRAM)电路、埋入式 SRAM电路、动态随机存取存储器(DRAM)电路、埋入式DRAM电路、非易失性存储器电路(例如，快闪存储器(FLASH)、程序可编程只读存储器(EPROM)、程序可编程可擦除只读存储器(E2PROM))、场可编程栅极电路(field-programmable gate circuit)、数字逻辑电路 (digital logic circuit)、模拟电路(analog circuit)、混合信号电路(mixed signal circuit)、或其他电路。在一些实施例中，核心区110可包括集成电路100的大抵所有的功能性元件、晶体管、及电路。边界区120处的电路可包括至少一输入/输出(1/0)电路。在一些实施例中，集成电路100包括多个虚置结构(未显示)，其邻接于邻接其中一边缘(IlOa-IlOd)中的至少一边缘区(edge region)而设置。虚置结构可例如包括氧化层定义层虚置图案(0D dummy patterns)、栅极虚置图案、阱虚置图案(well dummy patterns)、金属虚置图案、其他虚置图案、或前述的组合。多个晶体管(未显示)可设置于至少一边缘区中。每一晶体管具有晶体管沟道 (transistor charmel) 。白勺*一肖itii^itiiSAt^ (channel width direction) 上面向至少一虚置结构。在一些实施例中，虚置结构可包括单一行虚置图案(single row dummy patterns)。在其他实施例中，虚置结构可包括单一列虚置图案(single column dummy patterns)。晶体管的每一沟道在沟道宽度方向可面向至少一单一行虚置图案。既然晶体管的每一沟道可借由邻近的虚置图案及/或功能性晶体管图案而限制，施加至晶体管的每一沟道的应变应力可依需求而控制。图2显示图1实施例中，核心区110的一边缘区的部分放大图。仅为解释用，图2 显示氧化层定义层(oxide definition layer,OD layer)及栅极层的图案。在图2中，邻接核心区110的边缘IlOa的边缘区(未标示)可包括多个晶体管，例如晶体管210-217。晶体管210-217可包括多个氧化层定义图案(ODpatterns)(未标示)及栅极电极(未标示)。 每一晶体管210-217可具有一沟道，例如分别为沟道210a-217a。沟道210a_217a是由氧化层定义图案及栅极电极的重叠而定义。沟道210a_217a可具有相同的沟道宽度方向，其为图 2 中的纵向(vertical direction)。请参照图2，虚置结构215可包括多个第一虚置图案220及多个第二虚置图案230。多个第一虚置图案220可邻接核心区110的边缘区而设置。多个第二虚置图案230 可邻接第一虚置图案220而设置。在一些实施例中，虚置图案220及230可包括氧化层定义虚置图案(0D dummy patterns)、栅极虚置图案、阱虚置图案、金属虚置图案、其他材料层的虚置图案、或前述的组合。在图2所示的实施例中，虚置图案220可包括氧化层定义虚置图案221a-227a及栅极虚置图案221b_2^b。虚置图案230可包括氧化层定义虚置图案 231a-237a及栅极虚置图案231b_237b。氧化层定义虚置图案221a_227a与231a_237a的形状可为正方形、长方形、三角形、圆形、椭圆形、六角形、八角形、其他所需形状、或前述的组合。在图2中，每一虚置图案220及230显示两行(row)的氧化层定义虚置图案，但本发明实施例不限于此。在一些实施例中，虚置图案220及230可具有相同行数的氧化层定义虚置图案。在其他实施例中，每一虚置图案220及230可包括单一行的氧化层定义虚置图案或多于两行的氧化层定义虚置图案。在另外的其他实施例中，每一栅极虚置图案221b-2^5b 及231b-237b可为单一的连续栅极虚置图案或数个分离的栅极虚置图案。请参照图2，氧化层定义虚置图案221a_227a可分别不与氧化层定义虚置图案 231a-237a对齐。在一些实施例中，栅极虚置图案221b_227b可大抵分别面向氧化层定义虚置图案231a-236a的中心。在其他实施例中，栅极虚置图案221b_227b可分别轻微地偏离氧化层定义虚置图案231a-236a的中心。请再参照图2，每一沟道210a_217a在沟道宽度方向上可面向其中一虚置图案220 或其中一虚置图案230。在一些实施例中，沟道21h、213a、及217a可分别面向氧化层定义虚置图案22fe、2Ma、及221a。沟道210a、211a、2Ha、215a、及216a可分别面向氧化层定义虚置图案236a、2;35a、233a、232a、及231a。在其他实施例中，沟道2Ua、213a、及217a可分别面向栅极虚置图案234b、233b、及237b。沟道210a、211a、2Ha、215a、及216a可分别面向栅极虚置图案 22mK225b、22;3b、222b、及 221b。如所述，每一沟道210a_217a可由邻近的虚置图案及/或功能性晶体管图案而局限。例如，沟道21 可由氧化层定义虚置图案22 及邻近的晶体管210、211、213、及/或 218的图案所局限。施加至沟道221a的应变应力可依需求而控制。氧化层定义间隔效应 (0D spacing effect)可因而减小。还可发现虚置结构215的使用可减小阱邻近效应(well proximity effect)及/或双接触孔蚀刻停止层边界效应(dual CESL boundary effect)。应注意的是，上述结合图2所述的虚置图案220及230仅为特定例子。在一些实施例中，附加的虚置图案(未显示)可邻接虚置图案230而设置。附加的虚置图案可具有与虚置图案230相似的图案。附加虚置图案(单个或多个)可不与虚置图案230对齐。图3显示图1实施例中，核心区110的另一边缘区的部分放大图。图3中与图2 相同的元件是以与图2相同的标记加上100而标示。在图3中，多个虚置图案340可设置于核心区110的边缘区中。在一些实施例中，虚置图案340可设置于两晶体管之间，例如是晶体管312及317。虚置图案340可配置成局限住晶体管312、317、及/或在虚置图案340 之下的晶体管(未显示)。在一些实施例中，虚置图案340可包括氧化层定义虚置图案、栅极虚置图案、阱虚置图案、其他虚置图案、或前述的组合。在显示于图3的实施例中，虚置图案340可包括氧化层定义虚置图案;Mla-343a及栅极虚置图案341b-344b。氧化层定义虚置图案341a-343a可大抵分别与氧化层定义虚置图案32^-32 对齐。栅极虚置图案341b-344b可大抵分别与栅极虚置图案322b-324b及321b对齐。应注意的是，上述与氧化层定义虚置图案及栅极虚置图案341b-344b有关的叙述仅为特定例子。在一些实施例中，氧化层定义虚置图案341a-343a可分别不与氧化层定义虚置图案对齐。栅极虚置图案341b-344b 可大抵分别不与栅极虚置图案322b-324b及321b对齐。图4显示晶体管的操作电流(operation current)的变化。在图4中，纵轴代表累积比例(cumulative percentage)，而横轴代表晶体管的操作电流(Idsat)。如所述，设置于公知集成电路的边缘区中的晶体管面向空白区，其于沟道宽度方向上不具有任何的虚置图案。空白区可能对晶体管的沟道造成应变而导致晶体管的操作电流(Idsat)的变异。基于应变应力，晶体管的操作电流(Idsat)变异是增加的，如图4中的曲线A所示。相反地，本发明实施例的每一晶体管的沟道可面向至少一虚置结构，如以上配合图1-图3所述。设置于边缘区的晶体管的沟道可依需求而限制。图4中的曲线B代表本发明一实施例的晶体管的操作电流IdsatW变异。如图所示，曲线B具有较曲线A大的斜率。图5显示根据本发明一实施例形成包含多个虚置结构的集成电路的方法流程图。 在图5中，用以形成集成电路的方法500可包括形成多个虚置结构。多个虚置结构可邻接集成电路的核心区的至少一边缘区而设置(步骤510)。方法500可还包括形成多个晶体管，其设置于核心区的至少一边缘区之中。晶体管的每一沟道在沟道宽度方向上面向多个虚置结构的至少其中之一(步骤520)。上述与图2有关的形成集成电路100的实施例中，步骤510可包括形成虚置图案 221a-227a及 221b-226b 与虚置图案 231a_237a及 231b_237b。如所述，虚置图案 221a_227a 及221b-226b邻接集成电路100的核心区110的至少一边缘区而设置。虚置图案231a-237a 及231b-237b分别邻接于虚置图案221a-227a及221b-226b而设置，且分别不与虚置图案 221a-227a及221b_226b对齐。晶体管210-217的每一沟道在沟道宽度方向上面向至少一虚置图案221a-227a及221b_226b或至少一虚置图案231a_237a及231b_237b。在一些实施例中，虚置图案221a-227a、221b-2^b、231a-237a、及 231b_237b 可形成于基底(未显示)之上及/或之中。基底可包括元素半导体材料、化合物半导体材料、合金半导体材料、其他适合的材料、或前述的组合。元素半导体材料可包括结晶(crystal)、 多晶(polycrystalline)、或非晶(amorphous)结构的硅或锗。化合物半导体材料可包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、或锑化铟。合金半导体材料可包括SiGe、GaAsP, AlInAs、AlGaAs、feiInAs、feanP、或feilnAsP。在一实施例中，合金半导体材料可具有梯度的 SiGe结构，其中Si与Ge的成分自一位置的一比例而于另一位置改变成另一比例。在其他实施例中，合金SiGe形成于硅基底之上。在其他实施例中，SiGe基底是受应变。另外，半导体基底可为绝缘层上覆半导体，例如是绝缘层上覆硅(SOI)或薄膜晶体管(TFT)。在一些例子中，半导体基底可包括掺杂外延层(doped epitaxial layer)或埋入层(buried layer) 0 在其他例子中，化合物半导体基底可具有多层结构，或基底可包括多层化合物半导体结构。在一些实施例中，氧化层定义虚置图案221a_227a及231a_237a与晶体管210-217 的氧化层定义图案可于基底上定义。氧化层定义虚置图案221a-227a及231a_237a与晶体管210-217的氧化层定义图案由隔离材料(未显示)所围绕。隔离材料可电性隔离核心区 110中的晶体管210-217中的两邻近氧化层定义图案。隔离材料可包括浅沟槽绝缘(STI)结构、局部硅氧化(LOCOS)结构、其他隔离结构、或前述的组合。隔离材料可例如由STI工艺、LOCOS工艺、或前述的组合而形成。在一些实施例中，可于基底之上或之中定义虚置阱图案(未显示)及晶体管 210-217的阱图案。虚置阱图案及晶体管210-217的阱图案的定义可于氧化层定义虚置图案221a-227a及231a_237a与晶体管210-217的氧化层定义图案形成之前或之后进行。在一些实施例中，虚置阱图案及晶体管210-217的阱图案可以任何适合的工艺形成，例如离子注入及/或快速热工艺(RTP)以活化掺杂区。在一些实施例中，虚置栅极图案22113-22 及231b_237b、及晶体管210-217的栅极电极可形成于基底之上。虚置栅极图案221b-226b及231b-237b、及晶体管210-217的栅极电极可包括一或更多种材料，包括多晶硅、Ti、TiN, TaN, Ta、TaC, TaSiN, W、WN、MoN, MoON, RuO2、及/或其他适合的材料。虚置栅极图案221b-226b及231b_237b、及晶体管210-217 的栅极电极可包括一或更多的材料层，其借由物理气相沉积(PVD)、化学气相沉积(CVD)、 原子层沉积(ALD)、电镀、及/或其他适合的工艺而形成。沉积层可例如借由光刻工艺及/ 或蚀刻工艺而定义，用以形成虚置栅极图案221b-226b及231b-237b、及晶体管210-217的栅极电极。在其他实施例中，虚置栅极图案22113-22 及231b_237b、及晶体管210-217的栅极电极可包括功函数金属层，而使其提供金属栅极的N金属功函数或P金属功函数。 P型功函数材料包括的成分例如是钌(ruthenium)、钯(palladium)、钼(platinum)、钴 (cobalt)、镍、导电金属氧化物、及/或其他适合的材料。N型功函数材料包括的成分例如是铪(hafnium)、锆(zirconium)、钛、钽(tantalum)、铝、金属碳化物(例如，碳化铪、碳化锆、 碳化钛、碳化铝)、铝化物(aluminides)、及/或其他适合的材料。在一些实施例中，可于晶体管210-217的氧化层定义图案与栅极电极之间形成至少一栅极介电层(未显示)。栅极介电层可包括单层或多层结构。在具有多层结构的实施例中，栅极介电层可包括界面介电层及高介电常数介电层。界面介电层可以任何适合的工艺形成至任何适合的厚度。例如，界面介电层的材质可包括氧化硅、氮化硅、氮氧化硅、其他栅极介电材料、及/或前述的组合。界面介电层可借由热工艺、CVD工艺、ALD工艺、外延工艺(epitaxial processes)、及/或前述的组合而形成。高介电常数介电层可形成于界面介电层之上。高介电常数介电层可包括高介电常数材料，例如是Hf02、HfSiO、HfSiON、HfTaO, HfTiO, Hf7r0、其他适合的高介电常数材料、 及/或前述的组合。高介电常数介电层可进一步选自金属氧化物、金属氮化物、金属硅酸盐(metal silicates)、过渡金属氧化物(transition metal-oxides)、过渡金属氮化物、过渡金属硅酸盐、金属氮氧化物、金属铝酸盐(metal aluminates)、锆硅酸盐、锆铝酸盐、氧化硅、氮化硅、氮氧化硅、氧化锆、氧化钛、氧化铝、二氧化铪-氧化铝(HfO2-Al2O3)合金、其他适合的材料、及/或前述的组合。高介电常数介电层可借由任何适合的工艺而形成，例如 ALD、CVD、PVD、RPCVD, PECVD, M0CVD、溅镀(sputtering)、电镀、其他适合的工艺、及 / 或前述的组合。在一些实施例中，可于晶体管210-217的氧化层定义图案中形成晶体管210-270 的源极/漏极区(S/D)。例如，进行至少一离子注入工艺以于晶体管210-270的源极/漏极区中注入离子。源极/漏极区可为η型的源极/漏极区或ρ型的源极/漏极区。η型的源极/漏极区可具有例如是砷(As)、磷(P)、其他五族元素、或前述的组合的掺杂物(dopants)。 P型的源极/漏极区可具有例如是硼(B)或其他三族元素的掺杂物。在实施例中，在离子注入工艺之后，可进行热工艺及/或快速热工艺。在实施例中，可于晶体管210-217的栅极电极上形成介电材料、介层窗插塞(via plugs)、金属区、及/或金属线路以用作内连线。介电层的材质可例如包括氧化硅、氮化硅、 氮氧化硅、低介电常数材料、超低介电常数材料、或前述的组合。介层窗插塞、金属区、及/ 或金属线路的材质可例如包括钨、铝、铜、钛、钽、氮化钛、氮化钽、硅化镍、硅化钴、其他适合的导电材料、及/或前述的组合。介层窗插塞、金属区、及/或金属线路可借由任何适合的工艺而形成，例如是沉积工艺、光刻工艺、蚀刻工艺、及/或前述的组合。应注意的是，上述与图5有关的形成包含虚置结构的集成电路的方法500仅为特定例子。在一些实施例中，方法500可包括定义附加的虚置图案(未显示)，其可邻接虚置图案230而设置。附加虚置图案可具有相似于虚置图案230的图案。附加虚置图案(单个或多个)可不与虚置图案230对齐。附加虚置图案可借由形成虚置图案220及230的工艺而形成。在上述与图3有关的形成集成电路100的实施例中，方法500可还包括定义虚置图案340，其可设置于两晶体管(例如，晶体管312及317)之间。虚置图案340可配置成局限住晶体管312、317、及/或在虚置图案340之下的晶体管(未显示)。虚置图案340可借由形成虚置图案320及330的工艺而形成。图6显示一实施例中，包含设置于基底板(substrate board)上的集成电路的系统。在图6中，系统600可包括设置于基底板601上的集成电路602。基底板601可包括印刷电路板(PCB)、印刷线路板、及/或其他可承载集成电路的承载基板。集成电路602可包括虚置结构，其相似于上述与图1-图3有关的虚置图案。集成电路602可与基底板电性耦接。在实施例中，集成电路602可通过凸块605而与基底板601电性耦接。在其他实施例中，集成电路602可通过焊线连接(wire bonding)而与基底板601电性耦接。系统600可为电子系统的一部分，电子系统例如是电脑、无线通讯元件、电脑相关周边设备(computer-related peripherals)、娱乐元件、或其相似物。在一些实施例中，系统600包括可于一集成电路中提供整个系统的集成电路602， 即所称的单芯片系统(system on chip, S0C)或单集成电路系统(system on integrated circuit, S0IC)元件。这些SOC元件可例如于单一集成电路中提供执行行动电话 (cell phone)、个人数字助理(PDA)、数字录像机(digital VCR)、数字摄像机(digital camcorder)、数码相机(digital camera)、MP3播放器(MP3 player)、或其相似物所需的所有电路。如上述，本发明的一第一实施例提供包含虚置结构的集成电路。集成电路包括核心区。核心区具有至少一边缘区。多个晶体管设置于边缘区中。多个虚置图案邻接至少一边缘区而设置。晶体管的每一沟道在沟道宽度方向上面向至少一虚置结构。在一第二实施例中，用以形成集成电路的方法包括形成多个虚置结构。多个虚置结构邻接集成电路的核心区的至少一边缘区而设置。在核心区的至少一边缘区中形成及设置有多个晶体管。晶体管的每一沟道在沟道宽度方向上面向多个虚置结构的至少其中之
虽然本发明已以数个优选实施例揭示如上，然其并非用以限定本发明，任何本领域普通技术人员，在不脱离本发明的精神和范围内，当可作任意的更动与润饰，因此本发明的保护范围当视所附的权利要求所界定的范围为准。
权利要求
1.一种集成电路，包括一核心区，具有至少一边缘区；多个晶体管，设置于该边缘区之中；以及多个虚置结构，邻接该至少一边缘区而设置，其中所述多个晶体管的每一沟道在一沟道宽度方向上面向所述多个虚置结构的至少其中之一。
2.如权利要求1所述的集成电路，其中该虚置结构包括多个第一虚置图案，邻接该至少一边缘区而设置；以及多个第二虚置图案，邻接所述多个第一虚置图案而设置，且不与所述多个第一虚置图案对齐，其中所述多个晶体管的每一沟道在该沟道宽度方向上面向所述多个第一虚置图案的其中之一或所述多个第二虚置图案的其中之。
3.如权利要求2所述的集成电路，其中每一所述多个第一虚置图案及每一所述多个第二虚置图案均包括氧化层定义虚置图案、阱虚置图案、栅极虚置图案、及金属虚置图案中的至少其中之一。
4.如权利要求2所述的集成电路，还包括多个第三虚置图案，其中所述多个第三虚置图案设置于所述多个晶体管中的其中两个晶体管之间，并与所述多个第一虚置图案对齐。
5.如权利要求2所述的集成电路，还包括多个第四虚置图案，其中所述多个第四虚置图案邻接所述多个第二虚置图案而设置， 且不与所述多个第二虚置图案对齐。
6.如权利要求2所述的集成电路，其中所述多个第一虚置图案在水平方向上或垂直方向上不与所述多个第二虚置图案对齐。
7.一种集成电路的形成方法，包括形成多个虚置结构，其中所述多个虚置图案邻接该集成电路的一核心区的至少一边缘区而设置；以及于该核心区的该至少一边缘区中形成多个晶体管，其中所述多个晶体管的每一沟道在一沟道宽度方向上面向至少一所述多个虚置结构。
8.如权利要求7所述的集成电路的形成方法，其中形成所述多个虚置结构的步骤包括形成多个第一虚置图案及多个第二虚置图案，其中所述多个第一虚置图案邻接该集成电路的该核心区的该至少一边缘区而设置，所述多个第二虚置图案邻接所述多个第一虚置图案而设置，且不与所述多个第一虚置图案对齐，以及所述多个晶体管的每一所述多个沟道在该沟道宽度方向上面向其中一所述多个第一虚置图案或其中一所述多个第二虚置图案。
9.如权利要求8所述的集成电路的形成方法，还包括形成多个第三虚置图案，其中所述多个第三虚置图案设置于所述多个晶体管的其中两个晶体管之间，且与所述多个第一虚置图案对齐。
10.如权利要求8所述的集成电路的形成方法，还包括形成多个第四虚置图案，其中所述多个第四虚置图案邻接所述多个第二虚置图案而设置，且不与所述多个第二虚置图案对齐。
全文摘要
本发明一实施例提供一种集成电路及其形成方法，该集成电路包括一核心区，具有至少一边缘区；多个晶体管，设置于该边缘区之中；以及多个虚置结构，邻接该至少一边缘区而设置，其中所述多个晶体管的每一沟道在一沟道宽度方向上面向所述多个虚置结构的至少其中之一。本发明的施加至晶体管的每一沟道的应变应力可依需求而控制。
文档编号G06F17/50GK102194814SQ20101025465
公开日2011年9月21日 申请日期2010年8月13日 优先权日2010年3月17日
发明者孟宪辉, 张智胜, 王建勋 申请人:台湾积体电路制造股份有限公司