半导体存储装置的制作方法

专利名称：半导体存储装置的制作方法
技术领域：
本发明涉及包含多个不同种存储体的复合型存储体半导体装置，并涉及其组合、其控制方法、还涉及多芯片模块的安装构造。
背景技术：
本说明书中参照到的文献的列表如下，文献的参照以文献号码为准。[文献1]LRS1337 Stacked Chip 32M Flash Memory and 4MSRAM Data Sheet([2000年4月21日检索]、因特网<URLhttp∥www.sharpsma.com/index.html>)、[文献2]特开平5-299616号公报(对应欧洲专利公开公报566，306号、1993年10月20日)、[文献3]特开平7-146820号公报、[文献4]特开2001-5723号公报。
揭示一种复合型半导体存储体，其闪存器(flash memory)(32M bit容量)及SRAM(4M bit容量)通过堆栈芯片被一体密封在FBGA型封装体中。闪存器及SRAM对在FBGA型封装体的输入输出电极其地址输入端子及数据输入输出端子共通化。但各控制端子各自独立。
的

图17揭示一种复合型半导体存储体，其中闪存器芯片及DRAM芯片一体密封在引线框型封装体中。又，图1中，其闪存器及DRAM对在封装体的输入输出电极的地址输入端子、数据输入输出端子及控制端子被共通化而输入输出。
的图1显示一种统，其由作为主存储装置的闪存器、快取存储体、控制器及CPU所构成。
的图2显示为一种半导体存储体，其由闪存器、DRAM及传送控制电路所构成。
本发明人等在本发明之前曾对移动电话及其所使用的闪存器及SRAM的1封装体中所安装的存储模块进行研究。
移动电话所处理的应用程序、数据、工作区随着移动电话的附加功能(音乐或游戏等配送等)的增加而增大，可预见将需要存储容量更大的闪存器或SRAM。再者，最近移动电话的高功能化非常普遍，大容量存储体的需求因而提高。
目前，移动电话所用的闪存器采用称为NOR方式的存储体阵列方式的NOR型闪存器。NOR方式降低存储单元阵列的寄生电阻的阵列方式，其对并联连接的存储单元以2个中1个的比例设置金属位线接点，以求低电阻化。因此读取时间约80ns，与大容量中速SRAM的读取时间大致相同。但是，相反地，由于必须对每2个存储单元设置1个接点，故接触部占芯片面积的比例高，每1位的存储单元的面积大，无法应付大容量化的要求。
代表性大容量闪存器中有存储体阵列使用AND方式的AND型闪存器及使用NAND方式的NAND型闪存器。这种闪存器对16～128个存储单元设置1个位线接点，故可实现高密度的存储体阵列。因此，每1位元的每一存储单元的面积可小在NOR型FLASH，可符合大容量化的需求。但是，相反地，输出最初的数据为止的读取时间约25s到50μs，较慢，难以与SRAM取得匹配性。
闪存器即使在电源切断时也可保持数据，但SRAM为了在移动电话电源切断之时也可保持数据而连接到电源。为了长期保持数据，SRAM的数据保持电流越小越好。但是，大容量SRAM有存储体容量越大数据保存电流越大的问题，且栅极漏电流增大会造成数据保持电流增加等问题。这是由于为了得到大容量SRAM，使用细微加工将MOS电晶体的氧化绝缘膜薄膜化，使得隧道电流从栅极流到基板，导致数据保持电流增加的缘故。如此可得知，在SRAM的大容量化的同时要降低数据保持电流，越来越困难。

发明内容
因此，本发明的目的之一即为得到存储容量大且可高速读取、写入的ROM及存储容量大且数据保持电流少的RAM。
本发明的代表性手段的一例下所示。即，构成一种半导体存储装置，其包含非易失性存储体，其具有第1读取时间；随机存取存储体RAM，其具有第2读取时间，其读取时间较前述第1读取时间至少少100倍以上；电路，其与前述非易失性存储体及前述随机存取存储体结合，并包含一控制电路，用于控制对前述随机存取存储体及前述非易失性存储体的存取；及多个输入输出端子，与前述电路结合。
此时，控制电路只要进行控制，事先将闪存器的数据的至少一部分从非易失性存储体传送到DRAM即可。对非易失性存储体的写入在先写入RAM后，在从半导体装置外收到存取要求时，再将RAM的写入非易失性存储体即可。再者，控制电路也可进行控制，以从半导体装置外隐藏RAM为DRAM时的更新。
附图的简单说明图1所示为使用了本发明的存储模块的构成图。
图2所示为显示图1的CHIP2的一例的区块图。
图3所示为使用了本发明的存储模块的地址映像的一例的说明图。
图4所示为使用了本发明的存储模块的地址映像的一例的说明图。
图5所示为使用了本发明的存储模块在电源投入时的动作的一例的图。
图6所示为从本发明的存储模块内的FLASH对DRAM传送数据的动作的流程的流程图。
图7所示为从本发明的存储模块内的DRAM对FLASH传送数据的动作的流程的流程图。
图8A-B所示为对本发明的存储模块内的DRAM进行读取动作及写入动作的流程的流程图。
图9所示为图2所示的数据更新管理电路CPB的动作的一例的图。
图10所示为本发明的存储模块在断电时的动作的流程的流程图。
图11所示为来自存储模块外部的载入命令造成的DRAM的动作的一例的图。
图12所示为来自存储模块外部的储存命令造成的DRAM的动作的一例的图。
图13A-B所示为本发明的存储模块内对DRAM的的读取动作及写入动作的一例的图。
图14所示为储存命令造成的对DRAM的读取动作进行时，从外部对DRAM产生读取动作时从DRAM的读取动作的一例的图。
图15所示为图1所示的FLASH的一构成例的区块图。
图16所示为从图15所示的FLAH读取数据时时时序图的一例。
图17所示为使用了本发明的存储模块的一构成例的图。
图18所示为图17所示的FLASH的一构成例的区块图。
图19所示为从图18所示的FLAH读取数据的时序图的一例。
图20所示为DRAM的一构成例的区块图。
图21所示为使用了本发明的存储模块的构成图。
图22所示为图22的CHIP2的一例的区块图。
图23所示为使用了本发明的存储模块的地址映像的一例的说明图。
图24所示为使用了本发明的存储模块的地址映像的一例的说明图。
图25所示为使用了本发明的存储模块在电源投入时的动作的一例的图。
图26为使用了本发明的存储模块在电源投入时的动作的一例的图。
图27A-C所示为对本发明的存储模块存取的优先顺序及动作的一例的图。
图28A-B所示为来自存储模块外部的载入命令及储存命令所造成的DRAM的动作的一例的图。
图29A-B所示为载入命令及储存命令对DRAM进行存取时，从外部对DRAM产生存取时DRAM的动作的一例的图。
图30所示为使用了本发明的存储模块的时序图一例。
图31所示为使用了本发明的存储模块的时序图的一例。
图32所示为SRAM的一构成例的区块图。
图33A-B所示为本发明的存储模块的安装形态的一例。
图34A-B所示为本发明的存储模块的安装形态的一例。
图35所示为使用了本发明的存储模块的构成图。
图36所示为图35的CHIP2的一例的区块图。
图37所示为使用了本发明的存储模块的地址映像的一例的说明图。
图38A-C所示为从外部同时对DRAM进行存取及更新的情形的说明图。
图39A-C所示为同时从外部存取DRAM及从内部存取DRAM存取的情形的说明图。
图40A-B所示为DRAM的更新方式的一例的图。
图41A-B所示为WORK期间、REF期间的切换时接手存取的情形的说明图。
图42所示为使用了本发明的存储模块的时序图的一例。
图43A-B所示为本发明的存储模块的安装形态的一例。
图44A-B所示为本发明的存储模块的安装形态的一例。
图45所示为利用本发明的存储模块的移动电话的构成例的图。
发明的实施方式以下，使用附图详细说明本发明的实施例。构成实施例的各区块的电路元件并不特别受限，可通过已知的CMOS(互补型MOS电晶体)等集成电路技术在单晶硅等1个半导体基板上形成。
<实施例1>
图1所示为存储模块的第一实施例，其为使用本发明的半导体集成电路装置的一例。本存储模块由3个芯片所构成。以下说明各芯片。
首先，CHIP1(FLASH)为非易失性存储体。非易失性存储体可用ROM(只读存储体)、EEPROM(电可擦可编程ROM)、闪存器等。本实施例中所用的CHIP1的非易失性存储体的典型例如为广义的NAND型闪存器，通常具有约256Mb的存储容量，其读取时间(从读取要求开始到输出数据为止之时间)约25μs到50μs，比较慢。相对在此，CHIP3通常使用SDRAM，其具有256Mb左右的存储容量，读取时间约35ns。即，CHIP3的读取时间与CHIP1相比至少短100倍以上。对照在此，NOR型闪存器的读取时间约80ns，与DRAM具有相同次元的读取时间。本发明提供一解决方式，以对读取时间的差异大的存储体效率地进行存取。又，DRAM依其内部构成或接口的差异有EDO、SDRAM、DDR-SDRAM等各种种类。本存储模块可利用各种DRAM，在本实施例以时钟同步型DRAM的典型例的SDRAM为例说明。CHIP2(CTL_LOGIC)中装载对CHIP1及CHIP3进行控制的控制电路。
对本存储模块输入地址(A0～A15)、时钟信号(CLK)及指令信号(CKE，/CS，/RAS，/CAS，/WE，DQMU/DQML)。电源通过S-VCC，S-VSS，L-VCC，L-VSS，F-VCC，F-VSS，D1-VCC，D1-VSS供给，数据的输入输出使用DQ0～DQ15。本存储模块通过所谓SDRAM接口而动作。
CHIP2供给CHIP1，CHIP3的动作上需要的信号。CHIP2对CHIP1供给串列时钟(F-SC)、地址及FLASH用数据(I/O0～I/O7)、指令(F-CE，F-/OE，F-/WE，F-/RES，F-CDE，F-RDY/BUSY)。再者，CHIP2对CHIP3供给时钟(D1-CLK)、地址(D1-A0～D1-A14)、指令(D1-CKE，D1-/CS，D1-/RAS，D1-/CAS，D1-/WE，D1-DQMU/DQML)、DRAM用数据(D1-DQ0～D1-DQ15)。
在此简单说明各指令信号。输入到CHIP2的CLK为时钟信号、CKE为时钟启动信号、/CS为芯片选择信号、/RAS为行地址选通信号、/CAS为列地址选通信号、/WE为写入启动信号、DQMU/DQML为输入输出屏蔽信号。CHIP3中输入的D1-CLK为时钟信号、D1-CKE为时钟启动信号、D1-/CS为芯片选择信号、D1-/RAS为行地址选通信号、D1-/CAS为列地址选通信号、D1-/WE为写入启动信号、D1-DQMU/DQML为输入输出屏蔽信号。CHIP1中输入的F-/CE为芯片启动信号，F-/OE为输出启动信号，F-/WE为写入启动信号，F-SC为串列时钟信号，F-/RES为重置信号，F-CDE为指令数据启动信号，F-RDY/BUSY为待命/忙碌信号，I/O0～I/O7为输入输出信号，用于地址的输入或数据的输入输出。
CHIP2的控制电路(CTL_LOGIC)根据从外部输入的地址的值，选择CHIP2的控制电路(CTL_LOGIC)中设置的指令寄存器，或是CHIP3的DRAM，或是CHIP1的FLASH。通过在控制电路(CTL_LOGIC)中设置的控制寄存器中设定数值，可区别外部的存取对指令寄存器的存取、对DRAM的存取、或是对FLASH的存取。所有存取均以SDRAM接口方式进行。
DRAM分为工作区域及FLASH数据复制区域，工作区域作为程序执行时的工作存储体用，FLASH数据复制区域作为从FLASH复制数据用的存储体使用。
存取控制电路(CTL_LOGIC)内的指令寄存器以写入载入命令或储存命令码，可将FLASH的数据复制(载入)到DRAM的FLASH数据复制区域，也可将DRAM的FLASH数据复制区域的数据写回(储存)到FLASH。
在从地址信号(A0～A15)输入存取指令寄存器用的地址、从指令信号(CKE，/CS，/RAS，/CAS，/WE，DQMU/DQML)输入写入命令、从输入输出数据信号(D1-DQ0～D1-DQ15)输入载入命令码，之后输入选择FLASH的地址的范围内的载入开始地址、载入结束地址之后，在指令寄存器中写入载入命令码及载入开始地址及载入结束地址。其后，从FLASH的载入开始地址读载入结束地址间的数据，传送到DRAM的FLASH数据复制区域。由此，将FLASH的数据保持在DRAM。
在指令寄存器中储存命令码与选择FLASH的地址上写入储存开始地址及储存结束地址后，将DRAM的FLASH数据复制区域的数据写入FLASH的储存开始地址到储存结束地址间的地址。
可通过设定控制电路(CTL_LOGIC)中所设置的控制寄存器的值，而决定FLASH的那一地址范围对应于DRAM的FLASH数据复制区域的那一地址范围。
控制电路(CTL_LOGIC)从FLASH读出数据时，CHIP2(CTL_LOGIC)检测并修正读取数据的错误并传送到DRAM。
在将数据写入FLASH时，CHIP2(CTL_LOGIC)检查是否正确地写入，在没有正确地写入时，则写入与现在的地址不同的地址。即进行所谓替代处理。并进列地址管理，以管理不良地址及对不良地址以那一地址进行了替代处理。
存取DRAM的FLASH数据复制区域时，从地址信号(A0～A15)输入选择FLASH的地址及从指令信号(CKE，/CS，/RAS，/CAS，/WE，DQMU/DQML)输入读取命令后，CHIP2的控制电路存取DRAM，从对应于FLASH的地址的DRAM的FLASH数据复制区域内地址读出数据。由此，保持在DRAM中的FLASH区域的数据的读取时间可与DRAM相当。
存取DRAM的工作区域时，输入存取DRAM的工作区域时所要的地址信号或指令信号类。控制电路(CTL_LOGIC)产生DRAM的工作区域的地址，进行对DRAM的存取。读取存取时来自DRAM的读取数据通过DRAM用数据I/O(D1-DQ0～D1-DQ15)，输出到数据输入输出线(I/O0～I/O15)。写入存取之时，从存储模块的数据输入输出线(I/O0～I/O15)输入写入数据，其后通过DRAM用数据I/O(D1-DQ0～D1-DQ15)输入DRAM。
如上所说明者，本发明的存储模块沿用SDRAM接口方式，在DRAM中预设一个可复制FLASH的一部分数据或全部数据的区域，并预先将数据从FLASH传送到DRAM，因而可以与DRAM同等的速度读出FLASH的数据。对FLASH写入时，可以先将数据写入DRAM，再视需要写回FLASH，故数据的写入速度也与DRAM相当。在存储模块的内部，从FLASH读取时，进行错误检测，在写入时，对在未正确写入的不良地址进行替代处理，故可高速处理，且可保持可靠度。再者，由于使用大容量DRAM，除了可复制FLASH的数据的区域外，也可确保大容量的工作区域，而符合移动电话的高功能化的需求。
图2为CHIP2(CTL_LOGIC)的构成图。CHIP2(CTL_LOGIC)为从外部以SDRAM接口动作并控制CHIP3(DRAM1)及CHIP1(FLASH)的控制电路。以下说明各电路区块的动作。
初始化电路INT在对DRAM开始供给电源时进行存储体管理单元MMU内的控制寄存器的初始化及DRAM的初始化。存储体管理单元MMU根据内建的控制寄存器中所设定的值变换自外部输入的地址，选择指令寄存器RE或DRAM的工作区域及FLASH数据复制区域、FLASH，进行存取。控制寄存器的值在电供给时被初始化电路INIT初始设定，其后，当指令寄存器REG输入存储体管理MMU变更命令时被变更。数据更新地址管理电路CPB保持数据写入DRAM的FLASH数据复制区域时的地址信息。在指令寄存器REG中写入并保持载入命令、储存命令、存储体管理单元MMU变更命令等命令码或载入开始地址、载入结束地址、储存开始地址、储存结束地址等地址。
数据缓冲器R/WBUFFER暂时保持DRAM的读取数据、写入数据或FLASH的读取数据、写入数据。时钟缓冲器CLKBUF将时钟信号供给到DRAM及快闪控制电路FCON。指令产生器COM_GEN产生DRAM存取的必要指令。存取控制器A_CONT产生用于进行CHIP2的全体控制及DRAM存取的地址。电力模块(PM)进行对DRAM的电源供给及电源的控制。快闪控制信号产生电路FGEN则进行FLASH数据的读取、写入的控制。错误修正电路ECC检查自FLASH读取的数据是否有错误，如果有错误则进行修正。替代处理电路REP检查对FLASH的写入是否正确进行，如果未正确进行则对在FLASH中预先准备的替代用新地址进行写入。
其次说明本存储模块的动作。初始化电路INT在开始对DRAM供给电源时进行存储体管理单元MMU内的控制寄存器的初始化及DRAM的初始化。指令寄存器REG被选择且载入命令被写入指令寄存器REG后，开始从FLASH将数据传送到DRAM。一开始时快闪控制信号产生电路FGEN对FLASH进行读取动作。从FLASH读出的数据若无错误，则直接将数据传送到数据缓冲器R/WBUFFER，若有错误，则用错误修正电路ECC修正，再传送到数据缓冲器R/WBUFFER。其次，将来自指令产生电路COM_GEN的写入命令、来自存取控制器A_CONT的地址信号、由数据缓冲器R/WBUFFER从FLASH读取的数据输入到DRAM，进行对DRAM的FLASH数据复制区域的写入。
数据更新管理电路CPB在数据被写入DRAM的FLASH数据复制区域时，保持写入地址的信息。指令寄存器REG被选择而储存命令被写入指令寄存器后，开始将数据从DRAM的FLASH数据复制区域内数据传送到FLASH。
开始时，将来自指令产生电路COM_GEN的读取命令及来自存取控制器A_CONT的地址信号送到DRAM并读出数据。从DRAM读出的数据通过数据缓冲器R/WBUFFER传送到快闪控制器FCON，快闪控制信号产生电路FGEN对FLASH进行写入。地址替代处理电路REP检查写入是否成功，若成功则结束处理。写入失败时则对FLASH中预先准备好的替代用新地址进行写入。进行替代处理时，管理不良地址并保持对不良地址以那一地址进行了替代处理的地址信息。数据更新管理电路CPB所保持的DRAM的地址信息的中，清除掉对FLASH的写入结束时的地址信息。如此、数据更新管理电路CPB可随时管理最新的数据被更新的地址。
选择DRAM的工作区域及FLASH数据复制区域，若为读取命令，则从指令产生电路COM_GEN将读取命令信号及从存取控制器A_CONT将地址信号传送到DRAM，而读出数据。
选择DRAM的工作区域及FLASH数据复制区域，若为写入命令，则从指令产生电路COM_GEN将写入命令信号、从地址产生电路A_CONT将地址信号、及从数据缓冲器R/WBUFFER将数据传送到DRAM，而写入数据。
通过信号PS输入DRAM的断电命令后，将对应于数据更新管理电路CPB所保持的地址に的DRAM数据传送到FLASH。
开始时，从指令产生电路COM_GEN将读取命令并从存取控制器A_CONT将地址信号传送到DRAM，而读出数据。从DRAM读出的数据则通过数据缓冲器R/WBUFFER传送到快闪控制器FCON，通过快闪控制信号产生电路FGEN写入FLASH。
数据更新管理电路CPB所保持的DRAM的地址信息中，将对FLASH的写入结束时的地址信息清除，并将对应于所保持的地址的数据全部写入FLASH，则数据更新管理电路CPB的地址信息全部被清除。所有的数据从DRAM传送到FLASH后，切断DRAM的电源。通过切断电源，可节约电力。
先暂时停止供给DRAM的电源之后，为了再度使DRAM动作，通过PS信号输入电源投入命令。通过电源投入命令，重新对DRAM供给电源，初始化电路INT将初始化顺序指示给存取控制器(A_CONT)，而执行初始化。
图3、4所示为存储体管理单元MMU所变换的存储映像的一例。这种存储映像均可根据MMU内部的控制寄存器中所设定的值而选择的。虽不特别受限，在本实施例中以非易失性存储体的存储区域为256+8Mb、DRAM的存储区域为256Mb、指令寄存器有8kb的存储模块为例说明代表性存储映像。
图3所示为一存储映像，其以通过地址信号A0～A15输入的行地址(A0～A15)及列地址(A0～A9)为基础，存储体管理单元MMU在指令寄存器REG(8kb)、DRAM的工作区域(128Mbit)、DRAM的FLASH复制区域(128Mbit)、FLASH(256Mbit+8Mb)中变换地址。虽无特定限制，从存储映像的地址空间的下部开始映射指令寄存器REG、DRAM、FLASH。
在CHIP2(CTL_LOGIC)内部存在的指令寄存器REG中，从外部写入载入命令、储存命令、MMU寄存器变更命令、断电命令等命令码、载入命令或储存命令时的开始地址或结束地址。
DRAM分为工作区域(128Mbit)及FLASH复制区域(128Mbit)。工作区域作为程序执行时的工作存储体使用，FLASH复制区域用于复制并保持FLASH区域的数据的一部分。为了将FLASH区域的数据的一部分复制到FLASH复制区域，存储体管理单元MMU根据内部寄存器的设定值决定FLASH的那一个地址的数据对应于FLASH复制区域内的那一个地址。在图3中，FLASH区域内的A1区域(64Mbit)及C1区域(64Mbit)的数据各为可复制到DRAM的FLASH复制区域内的A1区域(64Mbit)及1区域(64Mbit)的地址对应的一例。通过变更存储体管理单元MMU的内部控制寄存器的值，可将FLASH区域内的B1区域(64Mbit)及D1区域(56Mbit)的数据各变更为可复制到DRAM的FLASH复制区域的地址对应。MMU内部寄存器的值可通过从外部将MMU寄存器变更命令码及寄存器值写入指令寄存器中而变更。
FLASH(256M+8Mbit)并不特别受限，分为主数据区域MD-Area(A1，A2，B1，B2，C1，C2，D1，D2255.75Mbit)及替代区域Rep-Area(E1、E28.25Mbit)。
主数据区域MD-Area再分为数据区域(A1，B1，C1，D1)及冗余区域(A2，B2，C2，D2)。数据区域存放程序及数据，冗余区域存储用于检测错误并修正所需要的ECC极性(parity)数据等。FLASH的数据区域内的数据被传送到DRAM的FLASH复制区域，或是DRAM的FLASH复制区域的数据被传送到FLASH的数据区域。
FLASH很少会发生因为重覆更新而降低可靠度，及在写入时写入的数据在读取时成为不同的数据，或是在更新时数据未写入。替代区域设置的目的为将不良区域(Fail Area B、Fail Area C)的数据取置换成新的区域。替代区域的大小并不特别受限，只要能确保FLASH所保证的可靠性而决定即可。
说明从FLASH到DRAM的数据传送。
为了将FLASH的A1区域的数据传送到DRAM的FLASH复制区域A1区域，在指令寄存器中写入载入命令及FLASH区域内A1区域的传送开始地址SAD及传送结束地址EAD。如此，控制电路(CTL_LOGIC)读取FLASH的A1区域内的传送开始地址FSAD及传送结束地址FEAD所示的地址范围的数据，并传送到经存储体管理单元MMU而对应的DRAM的FLASH复制区域A1区域内的地址DSAD及DEAD的地址范围。
从FLASH读出数据时，读出FLASH的数据区域A1中的数据及冗余区域A2中的ECC极性数据，通过错误修正电路ECC，若有错误则进行修正。只将修正后的数据传送给DRAM。
说明从DRAM到FLASH的数据传送。
为了将DRAM的FLASH复制区域A1的数据传送到FLASH的A1区域，在指令寄存器中写入储存命令及FLASH的A1区域的传送开始地址SAD及传送结束地址EAD。如此，控制电路(CTL_LOGIC)读取经存储体管理单元MMU而对应的DRAM的FLASH复制区域A1区域内的地址DSAD及DEAD的地址范围的数据，并写入FLASH的A1区域内的传送开始地址FSAD及传送结束地址FEAD的地址范围数据。
将数据写入FLASH时，错误修正电路ECC产生ECC极性数据。通过快闪控制电路FGEN，从DRAM读出的数据被写入FLASH的数据区域A1，所产生的ECC极性数据被写入冗余区域A2。
地址替代处理电路REP检查写入是否成功，若成功则结束处理。写入失败时则选择FLASH的替代区域内的地址，将DRAM读出的数据写入替代区域内的替代数据E1，将所产生的ECC极性数据写入替代冗余区域E2。
其次说明DRAM的FLASH复制区域A1的数据的读取。
从外部输入FLASH的A1区域内地址FAD0及读取命令后，MMU进列地址变换，变换成对应于地址FAD0的DRAM的FLASH复制区域A1的地址DAD0。由此，DRAM被选择，可读出复制在DRAM中的FLASH的数据。即，可以与DRAM相同的速度读出FLASH的数据。
其次说明DRAM的工作区域的数据的读取。
从外部输入工作区域内地址WAD0及读取命令后，MMU将地址WAD0输出到地址产生电路A_COUNT。由此，可读出DRAM的工作区域内地址WAD0的数据。
其次说明对DRAM的FLASH复制区域A1的数据写入。
从外部输入FLASH的A区域内地址FAD0及写入命令、写入数据后，MMU地址变换成对应于地址FAD0的DRAM的FLASH复制区域内的地址DAD0。由此，DRAM被选择，FLASH复制区域A1中写入数据。通过写入与FLASH的数据区域A1对应的DRAM的FLASH复制区域A1，可以以与SRAM相同速度写入FLASH的数据。
其次说明DRAM的工作区的读取。
从外部输入工作区域内地址WAD0及读取命令后，MMU将地址WAD0输出到存取控制器A_COUNT。由此，可读出DRAM的工作区域内地址WAD0的数据。
其次说明DRAM的工作区域的数据的写入。
从外部输入工作区域内地址WAD0及写入命令、输入数据后，存取控制器A_COUNT将地址WAD0输出到DRAM。由此，可写入DRAM的工作区域内地址WAD0的数据。
图4所示存储映像与图3相比较，其所确保的DRAM的FLASH复制区域为较大的192Mbit的区域。
根据通过地址信号A0～A15而输入的行地址(A0～A15)及列地址(A0～A9)，存储体管理单元MMU在REGISTER区域、DRAM内工作区域(64Mbit)、DRAM内FLASH复制区域(192Mbit)、FLASH区域(256Mbit)中进列地址变换。
存储映像通过变更MMU内部的控制寄存器的值，可由使用者根据系统而自由选择。MMU内部控制寄存器的值可通过从外部将MMU寄存器变更命令码及想变更的寄存器值写入指令寄存器而变更。
图5所示为电源投入时控制电路(CTL_LOGIC)所进行的初始化动作。在T1的期间中投人电源后，在T2的重置期间内进行控制电路(CTL_LOGIC)的初始化。存储体管理单元MMU内部的控制寄存器的值在T2的期间被初始设定。在T3的期间，初始化电路INT同时进行DRAM的初始化动作及FLASH的初始化动作。初始化动作结束后，存储模块成为闲置(idle)状态，可从接受来自外部的存取。
图6所示为从FLASH到DRAM的数据传送的流程图。存储模块在闲置状态下等待来自外部的命令(STEP1)时，若输入载入命令及选择FLASH的地址(STEP2)，则从FLASH读出对应于输入地址的数据及ECC极性数据(STEP3)。检查所读取的数据中有无错误(STEP4)，若有错误则修正错误(STEP5)，写入缓冲器中(STEP6)。若无错误则直接写入缓冲器R/W_BUFFER(STEP6)。将写入缓冲器R/W_BUFFER中的数据写入DRAM时，检查是否对DRAM有产生更新要求(STEP7)，若有更新要求，则进行更新动作(STEP8)，其后将数据写入DRAM(STEP9)。若无更新要求，则立即将数据写入DRAM(STEP9)。
图7所示为从DRAM到FLASH的数据传送的流程图。存储模块在闲置状态下等待来自外部的命令(STEP1)时，若输入储存命令及选择FLASH的地址(STEP2)，则开始从DRAM读取数据。此时，检查对DRAM是否有产生更新要求(STEP3)，若有更新要求，则进行更新动作(STEP4)，其后从DRAM读出数据(STEP5)。若无更新要求，则立即从DRAM读出数据(STEP5)。读出的数据被传送到缓冲器R/W_BUFFER(STEP6)，写入FLASH(STEP7)。在写入FLASH(STEP7)时，将自DRAM读出的数据及错误修正电路ECC所产生的ECC极性数据写入FLASH。检查FLASH的写入是否成功(STEP8)，若成功则结束处理(STEP10)。写入失败时，则选择替代用的其他地址(STEP9)，再度写入FLASH(STEP7)，进行写入成功检查(STEP11)，若成功则结束处理(STEP10)。
图8(A)所示为从存储模块内的DRAM读出数据时的来自外部的命令流程。图8(B)所示为将数据写入存储模块内DRAM时的来自外部的命令流程。命令从外部以SDRAM接口输入到存储模块。
说明图8(A)。存储模块在闲置状态下等待外部来的命令(STEP1)。输入外部来的ACTIVE命令及行地址(STEP2)后，输入READ命令及列地址(STEP3)，则读出被行地址及列地址所选择的DRAM的存储单元中所保持的数据，通过输入输出数据信号(DQ0-DQ15)输出到存储模块外。若输入PRICHARGE命令(STEP4)则存储模块进入闲置状态。
说明图8(B)。存储模块在闲置状态下等待外部来的命令(STEP1)。输入外部来的ACTIVE命令及行地址(STEP2)后，输入WRITE命令及列地址(STEP3)，则对被行地址及列地址所选择的DRAM的存储单元写入从输入输出数据信号(DQ0-DQ15)输入的数据。若输入PRICHARGE命令(STEP4)则存储模块进入闲置状态。
图9所示为数据更新管理电路CPB进列地址保持及地址清除的流程。通过外部来的写入命令，数据被写入DRAM的FLASH数据复制区域(STEP1)，再将与写入地址对应的标记信号写入数据更新管理电路CPB内的标记寄存器(STEP2)。从外部输入储存命令及地址后，开始从DRAM的FLASH数据复制区域对FLASH传送数据(STEP3)。检查传送是否结束(STEP4)，若已结束则清除标记寄存器内的传送结束的地址的标记。
图10所示为将DRAM的断电命令输入存储模块时的存储模块的动作流程。
断电命令输入到指令寄存器后，写入DRAM内FLASH复制区域中的数据中未写回FLASH的数据全部传送到FLASH。
输入断电命令(STEP1)后，为了检索写入DRAM内FLASH复制区域的数据中未写回FLASH的数据的地址，首先将检索地址设定在检索开始地址(STEP2)。若发现在检索地址的数据更新管理电路CPB内的标记寄存器中写入标记(STEP3)，则对应检索地址的DRAM的数据传送FLASH。传送结束后清除该标记(STEP5)。判断现在的检索地址是否为检索最终地址(STEP6)，若非检索最终地址，则对现在的检索地址加1，以所得到的地址作为下一检索地址(STEP7)，其后，重覆STEP3、STEP4、STEP5、STEP6。若现在的检索地址是检索最终地址，则结束处理，切断DRAM的电源(STEP8)。
图11所示为对指令寄存器输入载入命令时，数据从FLASH传送到DRAM时的模块所进行的SDRAM的动作。
从存储模块的外部以SDRAM接口输入主动命令A及行地址R，其后从写入命令W、列地址C、及输入输出信号IO0～IO15输入载入命令码Ld。接着从输入输出信号IO0～IO15输入FLASH区域内的数据中想复制到DRAM的数据的开始地址Sa及结束地址Ea。通过行地址R及列地址C选择指令寄存器，将载入命令码Ld及开始地址Sa及结束地址Ea写入指令寄存器。
控制电路将对应于开始地址Sa及结束地址Ea的范围的数据从FLASH保持在读取缓冲器，其后开始对SDRAM1进行写入动作。
写入DRAM1用的地址通过存储体管理单元MMU将数据的开始地址Sa变换成FLASH复制区域的DRAM的行地址R0及列地址C0，同样地将结束地址Ea变换成行地址R0及列地址CF。
对DRAM1的写入从D1-COM输入主动命令A，从D1-A0～D1-A15输入行地址R0，其后从D1-COM输入写入命令W，从D1-A0～D1-A15输入列地址C0，从输入输出信号D1-IO0～D1-IO15输入数据而写入。写入动作持续到列地址的最终地址CF，通过预充电(pre-charge)命令P而结束写入。开始对DRAM写入数据起到结束为止的期间内，输出WAIT信号为High，通知正在传送数据给DRAM。
图12所示为对指令寄存器输入储存命令时从SDRAM将数据传送到FLASH时的存储模块中所进行的SDRAM的动作。
从存储模块的从外部以SDRAM接口输入主动命令A及行地址R，其后从写入命令W及列地址C及输入输出信号IO0～IO15输入储存命令码St。接着从输入输出信号IO0～IO15输入FLASH区域内的数据中想从DRAM复制回到FLASH的数据的开始地址Sa及结束地址Ea。通过行地址R及列地址C选择指令寄存器，将储存命令码St及开始地址Sa及结束地址Ea写入指令寄存器。
控制电路自SDRAM读取对应于开始地址Sa及结束地址Ea的范围的数据，并写入FLASH。
自SDRAM1读出用的地址通过存储体管理单元MMU将数据的开始地址Sa变换成FLASH复制区域的SDRAM的行地址R0及列地址C0，同样将结束地址Ea变换成行地址R0及列地址CF。
自SDRAM1读取时，从D1-COM输入主动命令A，从D1-A0～D1-A15输入行地址R0，其后从D1-COM输入读取命令R并从D1-A0～D1-A15输入列地址C0而读出。读取动作持续到列地址的最终地址CF为止，通过预先充电(pre-charge)命令P结束读取。从SDRAM读取数据开始到结束为止的期间内，输出WAIT信号为High，通知正在从SDRAM传送数据。
图13(a)所示为对SDRAM的工作区域存取时的SDRAM的动作，图13(b)所示为对SDRAM的FLASH复制区域存取时的SDRAM的动作。
说明图13(a)的读取动作。
从存储模块的外部以SDRAM接口输入主动命令A及行地址R0，其后输入读取命令R及列地址C0。制御电路对SDRAM1输入主动命令A及行地址R0，其后输入读取命令R及列地址C0之后，从输入输出信号D1-IO0～D1-IO15输出数据，通过输入输出信号IO0～IO15输出到外部。
说明图13(a)的写入动作。
从存储模块的外部通过SDRAM接口输入主动命令A及行地址R0，其后、从写入命令W及列地址C0及输入输出信号IO0～IO15输入数据In。控制电路对SDRAM1输入主动命令A及列地址R0，其后从写入命令W及列地址C0及输入输出信号D1-IO0～D1-IO15输入数据，将数据写入SDRAM。
说明图13(b)的读取动作。
从存储模块的外部以SDRAM接口输入主动命令A及行地址RD，其后输入读取命令R及列地址CD。通过存储体管理单元MMU，FLASH区域的行地址RD变换成FLASH复制区域的行地址RT，同样地FLASH区域的列地址CD变换成FLASH复制区域的列地址CT。对SDRAM1输入主动命令A及行地址RT，其后输入读取命令R及列地址CT，从输入输出信号D1-IO0～D1-IO15输入数据，通过输入输出信号IO0～IO15输出到外部。
说明图13(b)的写入动作。
从存储模块的外部以SDRAM接口输入主动命令A及行地址RF，其后从写入命令W及列地址CF及输入输出信号IO0～IO15输入数据In。通过存储体管理单元MMU，FLASH区域的行地址RF变换成FLASH复制区域的行地址RU，同样地FLASH区域的列地址CF变换成FLASH复制区域的列地址CU。对SDRAM1输入主动命令A及行地址RU，其后输入写入命令W及列地址CT，从输入输出信号D1-IO0～D1-IO15输入数据，写入SDRAM。
图14所示为通过从外部将储存命令写入指令寄存器而从DRAM读取数据时，从外部输入读取命令时的SDRAM的动作。
通过储存命令，WAIT信号变成High，对FLASH传送用的数据Os从DRAM读出时，若从外部输入主动命令A及行地址R0，则控制电路对DRAM1发出预先充电(pre-charge)命令Ps，暂时停止从DRAM读取对FLASH传送用的数据Os。其后，对DRAM1发出主动命令A及行地址R0。其次，若从外部输入读取命令R及列地址C0，则对DRAM1发出读取命令R及列命令C0，读出数据O，从IO0～IO15输出。若从外部输入预先充电命令P及库地址B0，则对DRAM1发出预先充电命令P及库地址B0，结束数据的读取。其后，控制电路重新开始读取从DRAM对FLASH传送用的数据Os，故对DRAM1发出主动命令AS及行地址R4、读取命令RS及列指令C4、读取命令RS及列指令C8。
图15为本实施例中的CHIP1(FLASH)的构成例。其由控制器信号缓冲器C-BUF、指令控制器CTL、多工器MUX、数据输入缓冲器DI-BUF、输入数据控制器DC、扇区地址缓冲器SA-BUF、X解码器X-DEC、存储体阵列MA(FLASH)、Y地址计数器Y-CT、Y解码器Y-DEC、Y栅极&检测放大电路YGATE/SENSE-AMP、数据寄存器DATA-REG、数据输出缓冲器DO-BUF所构成。CHIP1的动作与习知常用的AND型FLASH存储体相同。又，AND型FLASH存储体意指大容量闪存器，有时会被分类为广义的NAND型闪存器，本案中提到NAND型闪存器时也包含AND型FLASH存储体。通过该CHIP1(FLASH)可构成本实施例的存储模块。
图16所示为从可构成CHIP1的AND型FLASH存储体读取数据的动作。芯片启动信号F-/CE为LOW，指令数据启动信号F-CDE为LOW，写入启动信号F-/WE起动时，从输入输出信号I/O0～I/O7输入读取命令的命令码Rcode。第二及第三个写入启动信号F-/WE起动时从输入输出信号I/O0～I/O7输入扇区地址。
将对应于所输入的扇区地址的16kbit的数据从存储体阵列MA传送到数据寄存器DATA-REG。数据从存储体阵列MA传送到数据寄存器DATA-REG的期间内，FLASH成为忙碌状态，F-RDY/BUSY使待命(ready)/忙碌(busy)信号成为Low。数据传送结束后，与串列时钟信号F-SC的起动同步，以8位元为单位依序读出数据寄存器DATA-REG内的数据，从输入输出信号I/O0～I/O7输出。
图17为以另一种NAND型闪存器构成本存储模块的CHIP1(FLASH)的例子。
输入CHIP1的F-/CE为芯片启动信号，F-CLE为指令闩锁启动信号，F-ALE为地址闩锁启动信号，F-/WE为写入启动信号，F-/RE为读取启动信号，F-/WP为写入保护信号，F-R/B为待命/忙碌信号，I/O0～I/O7为输入输出信号，使用于地址的输入或数据的输入输出。也可用此种NAND型闪存器构成本存储模块。
图18所示为本存储模块所用的NAND型存储体的区块图。由动作逻辑控制器L-CONT、控制电路CTL、输入输出控制器电路I/O-CONT、状态寄存器STREG、地址寄存器ADREG、指令寄存器COMREG、待命忙碌电路R-B、高电压产生电路VL-GEN、行地址缓冲器ROW-BUF、行地址解码器ROW-DEC、列缓冲器COL-BUF、列解码器COL-DEC、数据寄存器DATA-REG、检测放大器SENSE-AMP、存储体阵列MA所构成。
CHIP1的动作跟先前一般使用的NAND型FLASH存储体相同。可用本CHIP1(FLASH)构成本实施例的存储模块。
图19所示为从构成CHIP1的NAND型FLASH存储体读取数据的动作。
芯片启动信号F-/CE为LOW，指令闩锁启动信号F-CLE为High，写入启动信号F-/WE起动时，从输入输出信号I/O0～I/O7输入读取命令的命令码Rcode。其后地址闩锁启动F-ALE成为High，第2个及第3个及第4个写入启动信号F-/WE起动时从输入输出信号I/O0～I/O7输入页面地址。
与输入的与页面4kbit(4224bit)地址对应的4kbit(4224bit)的数据从存储体阵列MA传送到数据寄存器DATA-REG。数据从存储体阵列MA传送到数据寄存器DATA-REG的期间内，FLASH成为忙碌，F-R/B使待命/忙碌信号成为Low。数据传送结束后，与读取启动信号F-/RE下降同步，将数据寄存器DATA-REG内的数据以8位元为单位依序读出，从输入输出信号I/O0～I/O7输出。
图20为本实施例的DRAM的构成例。由X地址缓冲器X-ADB，更新计数器REF.COUNTER，X解码器X-DEC，存储体阵列MA，Y地址缓冲Y-ADB，Y地址计数器Y-AD COUNTER，Y解码器Y-DEC，检测放大电路&Y栅极(列开关)SENS AMP.& I/O BUS，输入数据缓冲电路INPUT BUFFER，输出数据缓冲电路OUTPUT BUFFER，控制电路&时序产生电路CONTROL LOGIC&及TG所构成。DRAM为过去使用的通用SDRAM。即包含4个可独立动作的存储体库，其对应的地址输入端子及数据输入输出端子被共通化，在每一分时时段使用于各库。本DRAM可构成本实施例的存储模块。
如上所述，本发明的存储模块中，沿用SDRAM接口方式，在DRAM内确保可复制FLASH的一部分数据或全部数据的区域，预先从FLASH将数据传送到DRAM，可以与DRAM相当的速度读出FLASH的数据。对FLASH写入数据时，先将数据写入DRAM，再视需要写回FLASH，故数据的写入速度也与DRAM相当。
在存储模块的内部，从FLASH读取时，进行错误检测及修正，写入时，对在未正写入的不良地址进行替代处理，故可高速处理，且可保持可靠度。
由于使用大容量DRAM，故在可复制FLASH的数据的区域之外，也可确保大容量的工作区域，可符合移动电话的高功能化的需求。
DRAM中所确保的工作区域及FLASH数据复制区域的大小或管理单位可从外部程序化，使用者可根据系统而自由选择。
<实施例2>
图21所示为本发明的存储模块的另一实施例。本存储模块由3个芯片所构成。以下说明各芯片。首先，CHIP1(FLASH)为非易失性存储体。非易失性存储体可用ROM(只读存储体)、EEPROM(电可擦除可编程ROM)、闪存器等。本实施例中以闪存器为例说明。CHIP2(SRAM+CTL_LOGIC)中集成有静态随机存取存储体(SRAM)及控制电路(CTL_LOGIC)。控制电路对CHIP2中所集成的SRAM的CHIP3进行控制。CHIP3(DRAM1)为动态随机存取存储体(DRAM)。DRAM因内部构成或接口的差异有EDO、SDRAM、DDR等各种种类。本存储模块可用任一种DRAM，本实施例中以SDRAM为例说明。
对本存储模块从外部输入地址(A0～A24)和指令信号(S-/CE1，S-CE2，S-/OE，S-/WE，S-/LB，S-/UB，LS-EN，F-EN)。电源通过S-VCC，S-VSS，LF-VCC，LF-VSS，LD-VCC，LD-VSS供给，数据的输入输出利用S-I/O0～S-I/O15。本存储模块以所谓SRAM接口方式动作。
CHIP2供给CHIP1，CHIP3的动作上必要的信号。CHIP2对CHIP1供给串列时钟(F-SC)、地址及FLASH用数据(I/O0～I/O7)、指令(F-CE，F-/OE，F-/WE，F-/RES，F-CDE，F-RDY/BUSY)、电源(F-VCC，F-VSS)。再者，CHIP2对CHIP3供给时钟(D1-CLK)、地址(D1-A0～D1-A14)、指令(D1-CKE，D1-/CS，D1-/RAS，D1-/CAS，D1-/WE，D1-DQMU/DQML)、DRAM用数据(D1-DQ0～D1-DQ15)、电源(D1-VCC，D1-VSS，D1-VCCQ，D1-VSSQ)。
在此简单说明各指令信号。输入CHIP2的S-/CE1，S-CE2为芯片启动信号、S-/OE为输出启动信号、S-/WE为写入启动信号、S-/LB为低位元组选择信号、S-/UB は高位元组选择信号。
输入CHIP1的F-/CE为芯片启动信号，F-/OE为输出启动信号，F-/WE为写入启动信号，F-SC为串列时钟信号，F-/RES为重置信号，F-CDE为指令数据启动信号，F-RDY/BUSY为待命/忙碌信号，I/O0～I/O7为输入输出信号，用于地址的输入或数据的输入输出。
CHIP2的控制电路(CTL_LOGIC)根据地址的值选择控制电路内(CTL_LOGIC)设置的指令寄存器REG、CHIP2内的SRAM、CHIP3的DRAM、CHIP1的FLASH的任一种。
通过对控制电路(CTL_LOGIC)内的控制寄存器设定预设值，可区分各区域。对任一种的存取均以所谓SRAM接口方式进行。
DRAM分为工作区域及FLASH数据复制区域，工作区域作为程序执行时的工作存储体使用，FLASH数据复制区域作为用于复制来自FLASH的数据的存储体使用。
存取SRAM时，将选择SRAM的地址信号或指令信号类输入控制电路(CTL_LOGIC)后，对CHIP2内部的SRAM进行存取。读取存取之时从SRAM读取数据，输出到存储模块的数据输入输出线(I/O0～I/O15)。写入存取之时从存储模块的数据输入输出线(I/O0～I/O15)输入写入数据，并写入SRAM中。
通过存取控制电路(CTL_LOGIC)内的指令寄存器REG而写入载入命令或储存命令码，可将FLASH的数据复制(载入)到DRAM内的FLASH数据复制区域或将DRAM内的FLASH数据复制区域的数据写回(储存)到FLASH。
从地址信号(A0～A24)输入指令寄存器REG存取用的地址，从指令信号(S-/CE1，S-CE2，S-/OE，S-/WE，S-LB，S-/UB)输入写入命令，从输入输出数据信号(I/O0～I/O15)输入载入命令码，之后从FLASH区域内的地址输入载入开始地址、载入结束地址后，在指令寄存器中写入载入命令码及载入开始地址及载入结束地址。如此，读出从FLASH的载入开始地址到载入结束地址之间的数据传送到DRAM内的FLASH数据复制区域。由此、FLASH的数据被保持在DRAM。
在指令寄存器中写入储存命令码并在选择FLASH的地址上写入储存开始地址及储存结束地址后，DRAM内的FLASH数据复制区域的数据被写回从FLASH的储存开始地址起到储存结束地址之间的地址。
FLASH的哪个地址范围对应于DRAM的FLASH数据复制区域的哪个地址范围可通过在控制电路(CTL_LOGIC)中的控制寄存器设定值而决定。
FLASH很少会发生因为重覆更新而降低可靠度、及在写入时写入的数据与读取时的数据不同，或是在更新时数据未写入。
从FLASH读出数据时，CHIP2(CTL_LOGIC)检测并修正读取数据的错误再传送到DRAM。
对FLASH写入数据时，CHIP2(CTL_LOGIC)检查是否已正确写入，未正确写入时，以与现在的地址不同的地址进行写入。进行所谓替代处理。也进列地址管理，以管理不良地址及以哪个地址进行了替代处理。
存取DRAM的FLASH数据复制区域时，从地址信号(A0～A24)输入FLASH区域的地址及、指令信号(S-/CE1，S-CE2，S-/OE，S-/WE，S-/LB，S-/UB)。指令信号为读取命令之时，CHIP2的控制电路存取DRA，从对应于FLASH区域内的地址的DRAM的FLASH数据复制区域内地址读出数据。写入命令时写入数据从存储模块的数据输入输出线(I/O0～I/O15)输入，其后通过DRAM用数据I/O(D1-DQ0～D1-DQ15)输入到DRAM。由此，FLASH的数据的读取及写入时间与SRAM相当。
存取DRAM的工作区域时，输入存取DRAM内工作区域上必要的地址信号或指令信号。控制电路(CTL_LOGIC)产生DRAM内工作区域的地址，对DRAM进行存取。读取存取之时来自DRAM的读取数据通过DRAM用数据I/O(D1-DQ0～D1-DQ15)输出到数据输入输出线(I/O0～I/O15)。写入存取之时从存储模块的数据输入输出线(I/O0～I/O15)输入写入数据，其后通过DRAM用数据I/O(D1-DQ0～D1-DQ15)输入到DRAM。
CHIP3(DRAM)的电源从LD-VCC、LD-VSS供给，通过控制电路(CTL_LOGIC)连接到D1-VCC，D1-VSS，D1-VCCQ，D1-VSSQ，FLASH的电源从LF-VCC、LF-VSS供给，通过控制电路(CTL_LOGIC)连接到F-VCC，F-VSS。对DRAM及FLASH的电源供给由指令信号PS所控制，必要时可切断。
DRAM断电时，控制电路(CTL_LOGIC)只将必须从DRAM写回FLASH的数据自动写回，数据的写回结束后切断DRAM的电源。
将已切断的DRAM的电源再投入时需要进行DRAM的初始化。DRAM及FLASH的初始化所要的信号生成或时序控制由控制电路(CTL_LOGIC)进行。
又、进行DRAM的更新时，控制电路(CTL_LOGIC)可定期投入库主动指令(bank active command)而进行。一般而言，DRAM的更新特性在高温时会恶化，可在控制电路(CTL_LOGIC)中设置温度计，在高温时缩小库主动指令的投入间隔而使DRAM可在更广的温度范围内使用。
如上说明的实施例沿用SRAM接口方式而得到一种存储模块，其使用便宜的通用SDRAM及FLASH，容量大，且存取速度与SRAM相当。
本发明的存储模块在DRAM内确保一可复制FLASH的一部分数据或全部数据的区域，并预先将数据从FLASH传送到DRAM，而可以与SRAM相当的速度读出FLASH的数据。对FLASH写入数据时，可先暂时将数据写入DRAM，必要时再写回FLASH，故数据的写入速度也可与SRAM相当。
使用大容量SDRAM，在SDRAM中除了可复制FLASH的数据的区域外，也可确保大容量的工作区域。
从FLASH读取时、进行错误检测及修正，写入时，对未正确写入的不良地址进行替代处理，故可高速处理，保持可靠度。
由于使用大容量SDRAM，在SDRAM中除了可复制FLASH的数据的区域外，也可确保大容量的工作区域。
用温度改变模块内部所执行的更新间隔，可扩大DRAM的使用温度范围，得到使用温度范围大的大容量存储模块。
本发明的另一目的为得到数据保持电流少的存储模块。为了达到本目的，特别是在低温时延长模块内部所执行的更新间隔，可减少数据保持电流。
再者，为了减少数据保持电流，切断DRAM的电源供给，只保持SRAM中存储的数据即可。由此，可用最低限度的数据保持电流只保持必要的数据。
图22所示为CHIP2(SRAM+CTL_LOGIC)。CHIP2(SRAM+CTL_LOGIC)由SRAM及控制电路(CTL_LOGIC)构成，被集成的SRAM为先前一般使用的非同步SRAM。控制电路(CTL_LOGIC)是CHIP2的SRAM以外的部分，如图18中以虚线包围的区域所示，由AS、MMU、ATD、DTD、R/W BUFFER，CPB、A_CONT、REG、INT？TMP、RC、PM、CLK_GEN、COM_GEN构成。以下说明各电路区块的动作。
初始化电路INT在电源开始供给时进行存储体管理单元MMU内的控制寄存器的初始化及DRAM的初始化。
存储体管理单元MMU根据内建的控制寄存器的设定值变换从外部输入的地址，选择REGISTER区域内的指令寄存器REG或DRAM内的工作区域、DRAM内的FLASH数据复制区域、FLASH区域，进行存取。控制寄存器的值在电源供给时被初始化电路INT初始设定。想变更控制寄存器的值时，在指令寄存器REG中输入存储体管理MMU变更命令，SRAM被选择时通过存取开关(AS)将地址信号及指令信号送给SRAM，对SRAM进行存取。
地址转换检测器电路(ATD)检测地址信号及指令信号的变化而输出脉冲。又，指令转换检测器电路(CTD)检测指令信号的变化而输出脉冲。这种检测电路检测信号的变化，由此开始对存储体存取。
数据更新地址管理电路CPB保持在DRAM的FLASH数据复制区域中写入数据时的地址信息。
指令寄存器REG被写入并保持载入命令、储存命令、存储体管理单元MMU变更命令、断电命令等命令码，及载入开始地址、载入结束地址、储存开始地址、储存结束地址等地址。
数据缓冲器R/WBUFFER暂时保持DRAM的读取数据、写入数据或FLASH的读取数据、写入数据。
指令产生器COM_GEN产生DRAM的存取所必要的指令。
存取控制器A_CONT产生用于进行CHIP2的全体控制及对DRAM存取的地址。
快闪控制信号产生电路FGEN进行FLASH的数据的读取、写入的制御。
错误修正电路ECC检查自FLASH读取的数据是否有错误，若有错误则进行修正。替代处理电路REP检查对FLASH的写入是否正确，未正确进行时，对FLASH中预先准备好的替代用新地址进行写入。
温度计测模块(TMP)测量温度，并将对应于所测得的温度的信号输出到RC及A_CONT。RC为更新计数器，配合DRAM的更新间隔产生进行更新的地址。又，通过温度计测模块(TMP)的输出信号进行对应于温度的更新间隔的变更。
电力模块(PM)进行CHIP2的控制电路(CTL_LOGIC)及DRAM的电源供给及电源控制。时钟信号产生器(CLK_GEN)产生时钟信号，供给到DRAM及控制电路(CTL_LOGIC)。指令产生器(COM_GEN)产生DRAM的存取所要的指令。存取控制器(A_CONT)产生CHIP2(SRAM+CTL_LOGIC)全体动作的控制及DRAM的存取所要的地址。
快闪控制信号产生电路FGEN进行FLASH的数据的读取、写入的制御。
错误修正电路ECC检查自FLASH读取的数据是否有错误，若有错误则进行修正。替代处理电路REP检查对FLASH的写入是否正确，未正确进行时，对FLASH中预先准备的替代用新地址进行写入。
其次说明本存储模块的动作。
为了对CHIP2(SRAM+CTL_LOGIC)进行存储体存取，以以往一般使用的非同步SRAM方式做接口。
若地址信号(A0～A24)或指令信号(S-/LB，S-/UB，S-/WE，S-/CE1，S-CE2，S-/OE)有变化，则ATD检测出该变化，开始存取指令寄存器REG、SRAM、DRAM或FLASH。
从外部输入的地址信号(A0～A24)的值首先用存储体管理单元MMU变换。根据变换后的地址，决定存取对象是指令寄存器REG、SRAM、DRAM、或是FLASH。
地址的变换形成由存储体管理单元MMU内部的控制寄存器的值决定。
选择指令寄存器REG并将载入命令码写入指令寄存器REG后，开始从FLASH传送数据给DRAM。开始时，快闪控制器FCON内部的快闪控制信号产生电路FGEN对FLASH进行读取动作。从FLASH读出的数据若无错误，则直接将数据传送到数据缓冲器R/WBUFFER，若有错误，则用错误修正电路ECC修正，传送到数据缓冲器R/WBUFFER。其次，从指令产生电路COM_GEN输入写入命令，从存取控制器A_CONT输入地址信号，通过数据缓冲器R/WBUFFER将从FLASH读取的数据输入DRAM，进行向DRAM的FLASH数据复制区域的写入。
数据更新管理电路CPB在数据被写入DRAM的FLASH数据复制区域时保持写入地址信息。
选择指令寄存器REG并将储存命令写入指令寄存器后，开始将DRAM的FLASH数据复制区域内数据的数据传送到FLASH。
开始时，从指令产生电路COM_GEN将读取命令并从存取控制器A_CONT将地址信号传送到DRAM而读出数据。从DRAM读出的数据通过数据缓冲器R/WBUFFER传送到快闪控制器FCON，快闪控制信号产生电路FGEN对FLASH进行写入。地址替代处理电路REP检查写入是否成功，若成功则结束处理。写入失败时，对FLASH中预先准备的替代用新地址进行写入。进行替代处理时，管理不良地址并保持对不良地址以那一地址进行了替代处理的地址信息。在数据更新管理电路CPB所保持的DRAM的地址信息中，清除FLASH写入结束的地址信息。如此，数据更新管理电路CPB可经常管理最新的数据被更新的地址。
选择DRAM的工作区域及FLASH数据复制区域，为读取命令时，从指令产生电路COM_GEN将读取命令信号并从存取控制器A_CONT将地址信号传送给DRAM，读出数据。
选择DRAM的工作区域及FLASH数据复制区域，为写入命令时，从指令产生电路COM_GEN将写入命令信号、从地址产生电路A_CONT将地址信号、并从数据缓冲器R/WBUFFER将数据传送给DRAM，写入数据。
选择指令寄存器REG，断电命令写入指令寄存器后，将对应于数据更新管理电路CPB所保持的地址的DRAM数据传送到FLASH。开始时，从指令产生电路COM_GEN将读取命令并从存取控制器A_CONT将地址信号传送到DRAM读出数据。从DRAM读出的数据通过数据缓冲器R/WBUFFER传送到快闪控制器FCON，通过快闪控制信号产生电路FGEN写入FLASH。
数据更新管理电路CPB所保持的DRAM的地址信息中，清除FLASH写入结束的地址信息，对应于所保持的地址的数据全部写入FLASH后，数据更新管理电路CPB的地址信息全部被清除。
在高温下使用存储模块时，只要缩短DRAM的更新间隔，频繁地更新即可。本存储模块中温度计测模块(TMP)测量温度，通知更新计数器及存取控制器。若达到高温，则缩短更新计数器的更新间隔，输出更新用地址。又，相反地低温时，则拉长DRAM的更新间隔，即可减少数据保持电流。此时温度计测模块(TMP)可测量温度，通知更新计数器及存取控制器。低温时则更新计数器拉长更新间隔，输出更新用地址。
安装有存储模块的机器有时想根据动作状态减少耗电。因此说明电力模块改变存储体的动作状态而减少耗电的方法。
首先，最简单的方式是电力模块依照指令信号PS信止更新计数器所进行的更新。由此，DRAM中所存储的数据会被破坏，但可减少更新时所要的电力。
想要进一步减少耗电时，可在存储模块内部切断对DRAM供给的电源。此时，电力模块根据机器输出的指令信号PS停止对供电给DRAM的D1-VCC的电力供给。
此外，想要更进一步减少耗电时，电力模块根据指令信号PS停止对CHIP2(SRAM+CTL_LOGIC)中与DRAM的存储体存取相关的部分供给电源即可。该状态下可例如在CHIP2(SRAM+CTL_LOGIC)中除了SRAM外只对MMU及AS连接电源而进入动作状态，而成为只执行对SRAM的存取的模式。
再者，也可以指令PS形成只进行SRAM的数据保持的动作状态。此时，切断连接到SRAM电源(S-VCC，S-VSS)以外的电源，禁止存储体的存取。在本状态下，存储模块进行存储在SRAM内的数据的保持。
为了暂时停止对DRAM供给电源并在动作停止后使DRAM再度动作，除了重新开始供给电源外，必须进行DRAM的初始化。初始化方法为一般的方法，在本存储模块中，初始化电路(INT)对存取控制器(A_CONT)指示初始化的顺序而执行初始化。
又，为了在停止DRAM的更新时再度使DRAM动作，必须进行DRAM的初始化，同样地初始化电路(INT)对存取控制器(A_CONT)指示初始化的顺序而执行初始化。
图23，24，25，26所示为以存储体管理单元MMU变换的存储映像的一例。这种存储映像均可根据MMU内部的控制寄存器的设定值而选择。本实施例中并不特别受限，以下以FLASH的存储容量为256+8Mb、保持数据用SRAM为2Mb、DRAM为256Mb的存储模块为例说明代表性存储映像。
图23所示的存储映像以通过地址信号A0～A24所输入的地址为基础，存储体管理单元MMU对指令寄存器REG(16kbit)、SRAM形成的数据保持区域(2Mbit)、DRAM内工作区域(128Mbit)、DRAM内FLASH复制区域(128Mbit)、FLASH(256+8Mbit)变换地址。
虽不特别受限，从存储映像的地址空间的下部起，指令寄存器REG，SRAM、DRAM、FLASHI被映像。
指令寄存器REG从外部写入载入命令、储存命令、MMU寄存器变更命令等命令码及载入命令、储存命令时的开始地址或结束地址。
DRAM分为工作区域(128Mbit)及FLASH复制区(128Mbit)。工作区域作为程序执行时的工作存储体使用，FLASH复制领域用于复制FLASH区域的数据的一部分并进行保持。
SRAM构成的2Mbit的数据保持区域设定成集中在地址空间的下部。本区域与DRAM重复映像在存储体空间，但不进行对DRAM的存取，只进行对SRAM的存取。
控制存储模块的电源只保持并使用SRAM的数据时，可集中管理SRAM的区域。
未存取的DRAM的区域(SHADOW)可用于救济DRAM的存储单元。本存储模块中为了在低温时延长更新间隔而减少耗电而有各种设计，此时会产生难以保持数据的存储单元(Fail bit)。因此，可使用成为本SHADOW的DRAM进行Fail bit的替代。图23中，DRAM中有Fail bit A，Fail bit B，其地址事前已登录好，对Fail bit进行存取时，则存取SHADOW替代之。通过SHADOW的替代可救济Fail bit，在低温时延长更新间隔，而得到耗电少的存储模块。
为了将FLASH区域的数据的一部分复制到FLASH复制区域，存储体管理单元MMU根据内部寄存器的设定值决定FLASH区域内的哪个地址的数据对应FLASH复制区域内的哪个地址。图23中，FLASH区域内的A1区域(64Mbit)及C1区域(64Mbit)的数据各为可复制到DRAM的FLASH复制区域内的A1区域(64Mbit)及1区域(64Mbit)的地址对应的1例。通过变更存储体管理单元MMU的内部控制寄存器的值，可将FLASH区域内的B1区域(64Mbit)及D1区域(56Mbit)的数据各变更为可复制到DRAM的FLASH复制区域的地址对应。
FLASH(256M+8Mbit)虽不特别受限，可分为主数据区域MD-Area(A1，A2，B1，B2，C1，C2，D1，D2255.75Mbit)及替代区域Rep-Area(E1、E28.25Mbit)。
主数据区域可再分为数据区域(A1，B1，C1，D1)及冗余区域(A2，B2，C2，D2)。数据区域存放程序及数据，冗余区域存放检测并修正错误用的ECC极性数据等。FLASH的数据区域内的数据被传送到DRAM的FLASH复制区域，或是DRAM的FLASH复制区域的数据被传送到FLASH的数据区域。
FLASH很少会发生因为重覆更新而降低可靠度、及在写入时写入的数据与读取时的数据不同，或是在更新时数据未写入。替代区域为了将不良的区域(Fail Area C、Fail Area D)的数据置换到新的区域而设。替代区域的大小并不特别受限，只要能确保FLASH所保证的可靠度即可。
说明从FLASH到DRAM的数据传送。
为了将FLASH的A1区域的数据传送到DRAM的FLASH复制区域A1区域，在指令寄存器中写入载入命令及FLASH区域内A1区域的传送开始地址SAD及传送结束地址EAD。如此，控制电路(CTL_LOGIC)读取FLASH的A1区域内的传送开始地址FSAD及传送结束地址FEAD所示的地址范围的数据，并传送到到存储体管理单元MMU产生对应关的DRAM的FLASH复制区域A1区域内的地址DSAD及DEAD的地址范围。
从FLASH读出数据时，以数据的管理单位(在此为8k bit)读取FLASH的数据区域A1中的数据及冗余区域A2中的ECC极性数据，若有错误则以错误修正电路ECC修正的。只将修正后的数据传送到DRAM。
说明从DRAM到FLASH的数据传送。
为了对FLASH的A1区域传送DRAM的FLASH复制区域A1的数据，在指令寄存器中写入储存命令及FLASH的A1区域的传送开始地址SAD及传送结束地址EAD。如此，控制电路(CTL_LOGIC)读取由存储体管理单元MMU产生对应关的DRAM的FLASH复制区域A1区域内的地址DSAD及DEAD的地址范围的数据，并写入FLASH的A1区域内的传送开始地址FSAD及传送结束地址FEAD的地址范围数据。
对FLASH写入数据时，错误修正电路ECC以数据的管理单位(在此为8kbit)产生ECC极性数据。通过快闪控制电路FGEN，自DRAM读出的数据被写入FLASH的数据区域A1，所产生的ECC极性数据被写入冗余区域A2。地址替代处理电路REP检查写入是否成功，若成功则结束处理。写入失败时，选择FLASH的替代区域内的地址，自DRAM读出的数据写入替代区域内的替代数据E1，所产生的ECC极性数据写入替代冗余区域E2。
其次说明DRAM的FLASH复制区域A1的数据的读取。
从外部输入FLASH的A1区域内地址FAD0及读取命令后，MMU对对应于地址FAD0的DRAM的FLASH复制区域A1的地址DAD0进列地址变换。由此，DRAM可读出被复制到所选择的DRAM中的FLASH的读出数据。换言之，可与以DRAM相同的速度读出读出FLASH的数据。
其次说明DRAM的工作区域的数据的读取。
从外部输入工作区域内地址WAD0及读取命令后，MMU将地址WAD0输出到地址产生电路A_COUNT。由此，可读出DRAM的工作领域内地址WAD0的数据。
其次说明对DRAM的FLASH复制区域A1的数据写入。
从外部输入FLASH的A1区域内地址FAD0及写入命令、写入数据后，MMU对对应于地址FAD0的DRAM的FLASH复制区域内的地址DAD0进列地址变换。由此，DRAM被选择，数据被写入FLASH复制区域。通过对应于FLASH的数据区域A1的DRAM的FLASH复制区域A1的写入，可以与SRAM相同的速度写入FLASH的数据。
其次说明DRAM的工作区域的数据的读取。
从外部输入工作区域内地址WAD0及读取命令后，MMU将地址WAD0输入存取控制器A_COUNT。由此，可读出DRAM的工作区域内地址WAD0的数据。
其次说明DRAM的工作区域的数据的写入。
从外部输入工作区域内地址WAD0及写入命令、输入数据后，地址产生电路A_COUNT将地址WAD0输出到DRAM。由此，可写入DRAM的工作区域内地址WAD0的数据。
图24所示的存储映像的例中，设定有分散在多个地址空间的SRAM区域。SRAM的地址空间仍然与DRAM的地址空间重叠，对重叠的地址空间的存取对SRAM进行的。多个SHADOW用于多个Fail bit的救济。在本例中，SRAM区域设定成2Kbyte为单位，此种设计的目的是为了配合FLASH存储体的写入消去单位，使地址空间的管理单位与FLASH存储体一致，由此简化OS或程序的存储体空间的处理。
又，控制存储模块的电源，只保持SRAM的数据而使用时，可将SRAM的区域分散配置在存储体空间内。
图25所示的存储映像的例中，SRAM及DRAM映像在另一地址空间，而没有因重复而产生的SHADOW。因此，地址空间为合计DRAM的256Mb及SRAM的2Mb之后的258Mb，可得到较大的地址空间。
图26所示的存储映像为将图22的SRAM区域128分割而配置的例。其可具有与图25所示的例同样大的地址空间。又、与图22所示的例相同地，在存储模块的电源只保持SRAM的数据而使用时，可将SRAM的区域分散配置在存储体空间内。
如此，MMU可在指定的地址空间中分配SRAM区域及DRAM区域。其分配方法可通过变更MMU中所设定的寄存器的而轻易变更。
当想尽量减少数据保持电流时，将存放想保持的数据的地址空间分配到SRAM区域，再停止对DRAM供给电源即可。本方法可得到数据保持电流少的存储模块。
图27(A)所示为外部存取及更新存取及载入命令或储存命令时对DRAM存取的优先顺序。
更新存取为第1优先，外部存取为第2优先，载入或储存命令中的存取为第3优先。
图27(B)所示为外部对DRAM产生读取存取(READ)及更新存取(REF)时的动作。
图27(C)所示为对DRAM产生写入存取(WRITE)及更新存取(REF)时的动作。
未产生更新存取(REF)而产生外部存取(READ、WRITE)时，外部存取直接对DRAM进行，而进行数据的读取及写入。
产生更新存取(REF)及外部存取时，首先，以优先顺序高的更新存取进行更新动作，其次，执行外部存取动作。更新动作中，WAIT信号成为High，表示已经进行了对DRAM的动作。
图28(A)所示为对指令寄存器写入载入命令时及从FLASH对DRAM传送数据时对DRAM的动作。
从FLASH读取数据，暂时保时在数据缓冲器R/WBUFFER中，其后存取DRAM并写入数据。对DRAM的写入存取开始起到写入结束为止的期间内，WAIT信号成为High，表示已经进行对DRAM的存取。
图28(B)所示为对指令寄存器写入储存命令时及从DRAM对FLASH传送数据时对DRAM的动作。
从DRAM读取数据，暂时保持在数据缓冲器中，其后，存取FLASH而写入数据。从对DRAM的读取存取开始到写入结束为止的期间内，WAIT信号成为High，表示已经对DRAM进行存取。
图29(A)所示为载入命令时对DRAM写入存取中，从外部产生读取存取时的DRAM的动作。外部存取的种类并不特别受限，在此以读取存取为1例。
产生外部存取时，载入命令时的DRAM的写入存取暂时停止，优先处理外部存取。外部存取的处理结束后，重新开始载入命令时的DRAM的写入存取。
图29(B)所示为储存命令时对DRAM的读取存取中，从外部产生写入读取存取时的DRAM的动作。外部存取的种类并不特别受限，在此以写入存取为1例。
产生外部存取时，暂时停止储存命令时的DRAM的读取存取，优先处理外部存取。外部存取的处理结束后，重新开始储存命令时的DRAM的读取存取。
图30所示为本发明的存储模块的动作波形的一例。A0～A20，S-/CE1，S-CE2，S-/LB，S-/UB，S-/OE，S-/WE为输入存储模块的信号，为所谓非同步SRAM的接口信号。数据输入输出信号I/O0～I/O15分为数据的输入及输出，各以DIN、DOUT表示。MMU，ATD，CTD各代表MMU电路、ATD电路、CTD电路的输出信号。D1-CLK为供给给DRAM的时钟信号，D1-COM为供给给DRAM的指令信号的总称，D1-A0～D1-A15为DRAM的地址线，D1-DQ0～D1-DQ15为DRAM的I/O线。
首先，说明开始时进行的读取存取。输入地址A0～A24后，MMU电路输出变换后的地址。ATD电路检测出地址A0～A24与指令类(S-/CE1，S-CE2，S-/LB，S-/UB，S-/OE，S-/WE)的变化，地址及指令确定后，输出脉冲。以该脉冲为起点，对DRAM1发出库主动指令A及行地址Ra，跟着发出读取指令R及列地址Co。从DRAM1出的数据被输出到D-DQ0～D-DQ15，先通过R/W BUFFER再输出到I/O0～I/O15。
在下一个周期所示为写入存取的执行例。写入存取之时也与读取存取相同地以ATD信号的下降为起点发出库主动指令A及行地址Ra。其后，CTD电路检测指令类(S-/CE1，S-CE2，S-/LB，S-/UB，S-/OE，S-/WE)的变化，辨识其为写入动作，输出脉冲。以该脉冲为起点，发出写入指令W及列指令C而执行写入。
图31所示为本发明的存储模块的动作波形的一例，显示进行更新动作时，从外部读取存取时产生的动作波形。
为了进行更新，对DRAM1发出库主动指令A及行地址Ra，其后发出预备充电指令P及库地址Ba。本更新动作期间中，更新计数器输出信号RC，表示其在更新期间中。说明更新期间中产生的来自外部的读取存取。输入地址A0～A24后，MMU电路输出变换后的地址。ATD电路检测地址A0～A24及指令类(S-/CE1，S-CE2，S-/LB，S-/UB，S-/OE，S-/WE)的变化，地址及指令确定后，输出脉冲。根据该脉冲，闩锁地址及指令。以更新期间结束为起点，对DRAM1发出库主动指令A及行地址Ra，接着发出读取指令R及列地址Co。自DRAM1读出的数据被输出到D-DQ0～D-DQ15，先通过R/W BUFFER再输出到I/O0～I/O15。
图32所示为本实施例的SRAM的构成例。其由X解码器(X-DEC)，存储体阵列MA(SRAM)，Y栅极(Y-GATE)，Y解码器(Y-DEC)，输入数据控制电路(D_CTL)，控制电路(CONTROL LOGIC)及各信号线的输入输出缓冲器所构成。该SRAM为一般所谓的非同步SRAM。可用该本SRAM构成本实施例的存储模块。
如上说明的实施例，可沿用SRAM接口方式而得到使用便宜的通用DRAM的大容量存储模块。
本发明的存储模块中，在DRAM内确保一可复制FLASH的一部分数据或全部数据的区域，预先从FLASH将数据传送到DRAM，以与SRAM相当的速度读出FLASH的数据。由于对FLASH写入数据时，先将数据写入DRAM，必要时再写回FLASH，故数据的写入速度与SRAM相当。从FLASH读取时，进行错误检测及修正，写入时，由于对未正确写入的不良地址进行替代处理，故可高速处理，保持可靠度。
存储体管理单元MMU可自由设定SRAM所构成的数据保持区域、DRAM的FLASH复制区域及工作区域，故可对应各种机器广泛地应用。
本发明的控制电路(CTL_LOGIC)中使用DRAM，但由于DRAM所需要的更新由控制电路(CTL_LOGIC)所执行，故可与SRAM同样地不考虑更新而使用。
再者，通过缩小DRAM的更新间隔，在高温时也可使DRAM动作，可得到使用温度范围广的存储模块。另一方面，通过在低温时增加DRAM的更新间隔，可减少数据保持所需要的电力，而得到数据保持电力少的存储模块。
在电力模块PM的作用下，也可停止供给DRAM的一部分或全部的电源，而限定存储区域，减少数据保持所需要的电力。再者，也可通过停止控制电路的电源供给，得到数据保持电力少的存储模块。
<实施例3>
图33所示为本发明的存储模块的第3实施例。
图33(A)所示为俯视图，图33(B)所示为剖面图。本存储模块在通过球状格子阵列(Ball Grid Array，BGA)安装在装置上的基板(例如玻璃环氧基板所制成的印刷电路板PCB)上，安装实施例1所示的CHIP1(FLASH)、CHIP2(CTL_LOGIC)、CHIP3(DRAM)，或实施例2所示的CHIP1(FLASH)、CHIP2(SRAM+CTL_LOGIC)、CHIP3(DRAM)。
虽不特别受限，CHIP1中使用在芯片的一端排列一排信号及电源焊垫列的通用DRAM的裸芯片(ベアチツプ)，CHIP3中使用在芯片的中央排列1列信号及电源焊垫列的通用DRAM的裸芯片。
CHIP1及基板上的接合垫(bonding pad)以接合线(PATH2)连接，CHIP2及基板上的接合垫以接合线(PATH3)连接。CHIP3及CHIP2以接合线(PATH1)连接。CHIP1及CHIP2以接合线(PATH4)被连接。
搭载有芯片的基板上面进行树脂模塑，以保护各芯片及连接配线。又，也可另外在其上加上金属、陶瓷或树脂的盖子(COVER)。
本发明的实施例中由于在印刷电路板PCB上直接搭载裸芯片，故可形成安装面积小的存储模块。又，由于可近接配置各芯片，故可缩短芯片间配线长度。通过将芯片间的配线及各芯片与基板间的配线统一成接合线方式，可用较少的步骤数制造存储模块。再者，通过以接合线对芯片间直接配线，可减少基板上的接合垫数及接合线的条数，以较少的步骤数制造存储模块。由于可使用大量量产的通用DRAM的裸芯片，故可便宜且安定地供给存储模块。使用树脂盖时，可形成更强韧的存储模块。使用陶瓷或金属盖时，除了强度外，更可形成放热性或遮蔽效果优良的存储模块。
图34所示为本发明的存储模块的图34的变形例。图34(A)所示为俯视图，34(B)所示为剖面图。本例中，CHIP3(DRAM)、CHIP2(CTL_LOGIC或SRAM+CTL_LOGIC)的安装及配线上使用球形格子阵列(BGA)。CHIP1与基板上的接合垫用接合线(PATH2)连接。
通过本安装方法，CHIP2(CTL_LOGIC或SRAM+CTL_LOGIC)与CHIP3(DRAM)及CHIP2(CTL_LOGIC)与基板间之间不必接合线，可减少接合配线的条数，故除了可减少组装步骤数之外，可得到可靠度更高的存储模块。
<实施例4>
图35所示为本发明的存储模块中的另一实施例。本存储模块由4个芯片所构成。以下说明各种芯片。首先，CHIP1(FLASH)为非易失性存储体。非易失性存储体中可使用ROM(只读存储体)、EEPROM(电子式可擦除可编程ROM)、闪存器等。本实施例中为闪存器为例说明。CHIP2(SRAM+CTL_LOGIC)中集成静态随机存取存储体(SRAM)及控制电路(CTL_LOGIC)。控制电路对集成在CHIP2中的SRAM及CHIP3及CHIP4进行控制。CHIP3(DRAM1)、CHIP4(DRAM2)为动态随机存取存储体(DRAM)。DRAM依内部构成或接口的差异有EDO、SDRAM、DDR等各种种类。本存储模块可使用任一种DRAM，本实施例以SDRAM为例说明。
对本存储模块从外部输入地址(A0～A24)及指令信号(S-/CE1，S-CE2，S-/OE，S-/WE，S-/LB，S-/UB，LS-EN，F-EN)。电源通过S-VCC，S-VSS，F-VCC，F-VSS，L-VCC，L-VSS供给，数据的输入输出使用S-I/O0～S-I/O15。该存储模块通过所谓SRAM接口而动作。
CHIP2供给CHIP1，CHIP3及CHIP4的动作所需要的信号。CHIP2对CHIP1供给串列时钟信号(F-SC)、地址及FLASH用数据(I/O0～I/O7)、指令(F-CE，F-/OE，F-/WE，F-/RES，F-CDE，F-RDY/BUSY)、DRAM用数据(D1-DQ0～D1-DQ15，D2-DQ0～D2-DQ15)。再者，CHIP2对CHIP3及CHIP4供给时钟信号(D1-CLK，D2-CLK)、地址(D1-A0～D1-A14，D2-A0～D2-A14)、指令(D1-CKE，D2-CKE，D1-/CS，D2-/CS，D1-/RAS，D2-/RAS，D1-/CAS，D2-/CAS，D1-/WE，D2-/WE，D1-DQMU/DQML，D2-DQMU/DQML)、DRAM用数据(D1-DQ0～D1-DQ15，D2-DQ0～D2-DQ15)、电源(D1-VCC，D2-VCC，D1-VSS，D2-VSS，D1-VCCQ，D2-VCCQ，D1-VSSQ，D2-VSSQ)。
在此简单说明各指令信号。输入CHIP2中的S-/CE1，S-CE2为芯片启动信号，S-/OE为输出启动信号，S-/WE为写入启动信号，S-/LB为低位元组选择信号，S-/UB为高位元组选择信号。
输入CHIP1中的F-/CE为芯片启动信号，F-/OE为输出启动信号，F-/WE为写入启动信号，F-SC为串列时钟信号，F-/RES为重置信号，F-CDE为は指令数据启动信号，F-RDY/BUSY为待命/忙碌信号，I/O0～I/O7为数据输入输出信号，用于闪存器的控制。
CHIP2的控制电路(CTL_LOGIC)根据从外部输入的地址的选择CHIP2的控制电路(CTL_LOGIC)中设置的指令寄存器、或是CHIP2内部的SRAM、或是CHIP3及CHIP4的DRAM、或是CHIP1的FLASH。
可通过在设置在控制电路(CTL_LOGIC)中的控制寄存器中设定预设值加以区别。其存取均以所谓SRAM接口方式进行。
存取SRAM区域时，将SRAM区域内的地址信号及指令信号类输入控制电路(CTL_LOGIC)后，进行CHIP2内部的SRAM的存取。读取存取之时，从SRAM读取数据，输出到存储模块的数据输入输出线(S-I/O0～S-I/O15)。写入存取之时，从存储模块的数据输入输出线(S-I/O0～S-I/O15)输入写入数据，写入SRAM。
通过存取控制电路(CTL_LOGIC)内的指令寄存器而写入载入命令及储存命令码，可将FLASH区域的数据复制(载入)DRAM内的FLASH数据复制区域，或将DRAM内的FLASH数据复制区域的数据写回(储存)FLASH区域。
从地址信号(A0～A24)输入存取指令寄存器用的地址，从指令信号(S-/CE1，S-CE2，S-/OE，S-/WE，S-LB，S-/UB)输入写入命令，从输入输出数据信号(I/O0～I/O15)输入载入命令码，接着在FLASH区域内的地址输入载入开始地址、载入结束地址之后，在指令寄存器中写入载入命令码及载入开始地址及载入结束地址。如此，读出FLASH区域内的载入开始地址到载入结束地址之间的数据，传送到DRAM1及DRAM2的FLASH数据复制区域。由此，FLASH的数据被保持在DRAM。
在指令寄存器中以储存命令码及FLASH区域内的地址写入储存开始地址及储存结束地址之后，将DRAM1或DRAM2的FLASH数据复制区域的数据写回FLASH区域内的储存开始地址起到储存结束地址之间的地址。
通过设定设置在控制电路(CTL_LOGIC)中的控制寄存器的值，可决定FLASH区域的哪个地址范围对应于DRAM1及DRAM2的FLASH数据复制区域的哪个地址范围。
FLASH很少会发生因为重覆更新而降低可靠度、及在写入时写入的数据与读取时的数据不同、或是在更新时数据未写入。
从FLASH读出数据时，CHIP2(CTL_LOGIC)检测并修正读取数据的错误，而传送给DRAM1及DRAM2。
对FLASH写入数据时，CHIP2(CTL_LOGIC)检查是否已正确写入，未正确写入时，以与现在的地址不同的地址进行写入。进行所谓替代处理。也进列地址管理，以管理不良地址及对哪个地址进行了替代处理。
DRAM存取FLASH数据复制区域时，从地址信号(A0～A24)输入FLASH区域的地址及指令信号(S-/CE1，S-CE2，S-/OE，S-/WE，S-/LB，S-/UB)。指令信号为读取命令之时，CHIP2的制御电路存取DRAM，从对应于FLASH区域内的地址的DRAM的FLASH数据复制区域内地址通过DRAM用数据I/O(D1-DQ0～D1-DQ15或D2-DQ0～D2-DQ15)读出数据。写入命令之时从存储模块的数据输入输出线(S-I/O0～S-I/O15)输入写入数据，其后通过DRAM用数据I/O(D1-DQ0～D1-DQ15及D2-DQ0～D2-DQ15)输入到DRAM。由此，FLASH区域的数据的读取及写入时间与SRAM相当。
存取DRAM的工作区域时，输入DRAM内工作区域的存取所需要的地址信号及指令信号。控制电路(CTL_LOGIC)产生DRAM内工作区域的地址，对DRAM进行存取。读取存取时来自DRAM的读取数据通过DRAM用数据I/O(D1-DQ0～D1-DQ15或D2-DQ0～D2-DQ15)输出到数据输入输出线(S-I/O0～S-I/O15)。写入存取之时从存储模块的数据输入输出线(S-I/O0～S-I/O15)输入写入数据，其后通过DRAM用数据I/O(D1-DQ0～D1-DQ15及D2-DQ0～D2-DQ15)输入到DRAM。
DRAM1的电源从LD-VCC、LD-VSS供给，通过控制电路(CTL_LOGIC)连接到D1-VCC，D1-VSS，D1-VCCQ及D1-VSSQ。DRAM的电源供给受指令信号PS控制，必要时可切断。
DRAM断电时，控制电路(CTL_LOGIC)只自动写回必须从DRAM写回FLASH的数据，数据的写回结束后切断DRAM的电源。
切断DRAM的电源后要再通电时，必须进行DRAM及FLASH的初始化。DRAM的初始化所需要的信号生成及时序控制由控制电路(CTL_LOGIC)进行。
又，进行DRAM的更新时，控制电路(CTL_LOGIC)可定期投入库主动指令而进行。一般而言，DRAM的更新特性在高温时会恶化，通过在控制电路(CTL_LOGIC)中设置温度计而在高温时缩小库主动指令的投入间隔，可在较广的温度范围内使用DRAM。
再者，通过2个DRAM将工作区域及FLASH区域二重化，可将一个数据保持在2个DRAM外，通过调整进行更新之时序，可隐藏更新，以免从存储模块外部因更新动作而产生存取上的限制。
如上说明的实施例中，可沿用SRAM接口方式而得到使用便宜的通用SDRAM及FLASH的大容量且存取速度与SRAM相当的存储模块。
本发明的存储模块在DRAM内确保可复制FLASH的一部分数据或全部数据的区域，预可先从FLASH将数据传送到DRAM，而以与SRAM相当的速度读出FLASH的数据。将数据写入FLASH时，可先将数据写入DRAM，必要时再写回FLASH，故数据的写入速度也与SRAM相当。
通过使用大容量SDRAM，在SDRAM中除了可复制FLASH的数据的区域外，可确保大容量的工作区域。
从FLASH读取时，进行错误检测及修正，写入时，对未正确写入的不良地址进行替代处理，故可高速处理，保持可靠度。
由于使用大容量SDRAM，故在SDRAM中除了可复制FLASH的数据的区域外，可确保大容量的工作区域。
本发明的存储模块中使用DRAM，但由于DRAM所需要的更新在模块内部执行，故可与SRAM同样地不考虑更新而使用。又，通过随着温度而改变在模块内部执行的更新间隔，可扩大DRAM的使用温度范围，使用温度范围大的大容量存储模块。
再者，通过进行DRAM中的数据保持的二重化及更新时序的调整，可从存储模块外部隐藏DRAM的更新，故存取本存储模块时不必考虑更新而调整时序。因此，由于可以与先前只使用SRAM的存储模块同样地使用，故可以不变更以前的系统而使用大容量存储模块。
本发明的另一目的为得到数据保持电流少的存储模块。在本目的下，特别是在低温时可通过延长模块内部所执行的更新间隔，而减少数据保持电流。
再者，要减少数据保持电流，可以切断对DRAM供给的电源，而只保持SRAM中所存储的数据即可。只将应保持的数据存储在SRAM，停止对没有保持必要的数据的存储体供给电源，可以最低限度的数据保持电流保持必要的数据。
图36所示为CHIP2(SRAM+CTL_LOGIC)的电路区块图。CHIP2(SRAM+CTL_LOGIC)由SRAM及控制电路(CTL_LOGIC)所构成，所集成的SRAM为先前一般使用的非同步SRAM。控制电路(CTL_LOGIC)为CHIP2的SRAM以外的部分，图36中以虚线包围的区域表示，由AS、MMU、ATD、CTD、FIFO、R/W BUFFER，CACHE、A_CONT、INT、TMP、RC、PM、CLK_GEN、COM_GEN所构成。
以下说明各电路区块的动作。
初始化电路INT在电源供给时进行存储体管理单元MMU内的控制寄存器的初始化及DRAM的初始化。
指令寄存器REG保持从外部输入的载入命令、储存命令、MMU变更命令等命令。
存储体管理单元MMU根据内建的控制寄存器的设定值，变换从外部输入的地址，选择指令寄存器REG或SRAM、DRAM内的工作区域、DRAM内的FLASH数据复制区域、FLASH而进行存取。控制寄存器的值在电源供给时被初始化电路INT初始设定。控制寄存器的值在MMU变更命令输入时变更到指令寄存器REG。。
SRAM被选择时，通过存取开关(AS)对SRAM送出地址信号及指令信号，进行SRAM的存取。
地址转换检测器电路(ATD)检测地址信号及指令信号的变化而输出脉冲。又，指令转换检测器电路(CTD)检测指令信号的变化而输出脉冲。这种检测电路通过检测信号的变化而开始对存储体存取。
R/W BUFFER暂时保持DRAM的读取及写入用的数据。
先进先出存储体(FIFO)用先进先出的缓冲电路暂时保持对DRAM写入的数据及其地址。CACHE在进行更新的DRAM的切换时或一次的存取长期进行时，暂时存储对DRAM写入的数据及自DRAM读取的数据。
再者，CACHE也暂时存储载入命令的对DRAM写入的数据。
数据更新管理电路CPB则保持DRAM中被分配的FLASH数据复制区域内的地址中数据被更新的地址或地址范围(即进行写入的地址或地址范围)的信息。
指令寄存器REG中保持、载入命令、储存命令、存储体管理单元MMU变更命令、断电命令等命令码、载入开始地址、载入结束地址、储存开始地址、储存结束地址等地址。
指令产生器COM_GEN产生对DRAM存取所需要的指令。
存取控制器A_CONT产生用于对CHIP2的全体控制及对DRAM存取用的地址。
快闪控制信号产生电路FGEN进行FLASH的数据的读取及写入的制御。
错误修正电路ECC检查自FLASH读取的数据是否有错误，若有错误则进行修正。替代处理电路REP则检查对FLASH的写入是否正确，未正确进行时，则对FLASH中预先准备的替代用新地址进行写入。
温度计测模块(TMP)测量温度，将对应于测得的温度的信号输出到RC及A_CONT。RC为更新计数器，配合DRAM的更新间隔产生进行更新的地址。又，通过温度计测模块(TMP)的输出信号进行对应于温度的更新间隔的变更。
电力模块(PM)进行对CHIP2的控制电路(CTL_LOGIC)及DRAM的电源供给及电源的控制。时钟信号产生器(CLK_GEN)生成时钟信号，供给到DRAM及控制电路(CTL_LOGIC)。指令产生器(COM_GEN)产生对DRAM存取时需要的指令。存取控制器(A_CONT)产生对CHIP2(SRAM+CTL_LOGIC)全体动作的控制及对DRAM进行存取用的地址。
其次说明本存储模块的动作。
对CHIP2(SRAM+CTL_LOGIC)进行存储体存取时，以以往一般使用的非同步SRAM方式为接口。
地址信号(A0～A24)或指令信号(S-/LB，S-/UB，S-/WE，S-/CE1，S-CE2，S-/OE)变化时，ATD检测该变化，开始对指令寄存器REG、SRAM、DRAM存取。
从外部输入的地址信号(A0～A24)的值首先被MMU所变换。变换的模式由预先输入MMU内部的寄存器的值所决定。根据变换后地址，决定存取对象是指令寄存器REG、SRAM、或是DRAM。
对SRAM进行存取时，MMU将变换后的地址传送到SRAM的同时，对存取开关(AS)指示指令传送。存取开关(AS)将指令传送给SRAM，开始对SRAM存取。其后的动作即对所谓非同步SRAM进行存取。
对DRAM进行读取存取时，对A_CONT送出从外部输入而被MMU变换过的地址及ATD检测出的指令。A_CONT根据收到的地址及指令判断对DRAM进行存取后，对COM_GEN指示对DRAM的指令发出。又，A_CONT将从MMU收到的地址变换成DRAM的行地址及列地址，将其输出到2个DRAM中负责存取的DRAM。COM_GEN与CLK_GEN所产生之时钟同步，与地址相同地将指令发给负责存取的DRAM。收到指令及地址的DRAM输出数据，被输出的数据通过R/W BUFFER被传送到I/O0～I/O15，而结束读取存取。
对DRAM进行写入存取时，对A_CONT送出从外部输入而被MMU变换过的地址及ATD检测出的指令及DTD检测到的指令及数据。A_CONT根据收到的地址及指令判断对DRAM进行存取后，对COM_GEN指示对DRAM的指令发出。又，A_CONT将从MMU收到的地址变换成DRAM用地址，将其输出到2个DRAM中负责存取的DRAM。COM_GEN与CLK_GEN所产生之时钟同步，与地址相同地将指令发给负责存取的DRAM。写入的数据被输入到I/O0～I/O15暂时保持在R/W BUFFER后，被送到负责存取的DRAM中，进行写入。又，写入的数据及其地址也被暂时保持在FIFO中，在另一个DRAM的更新也结束后被写入。
在高温下使用存储模块时，缩短DRAM的更新间隔而频繁地进行更新即可。因此本存储模块中温度计测模块(TMP)测量温度并通知给更新计数器及存取控制器。高温时则更新计数器缩短更新间隔，输出更新用地址。又，相反地低温时若拉长DRAM的更新间隔则可减少数据保持电流。此种情况下温度计测模块(TMP)也可测量温度而通知更新计数器及存取控制器。低温时则更新计数器拉长更新间隔而输出更新用地址。
安装有存储模块的机器有时想要根据动作状态而减少耗电。因此说明以电力模块改变存储体的动作状态而减少耗电的方法。
电源控制的说明。
首先，最简单的方法是电力模块根据指令信号PS停止更新计数器进行更新。由此，DRAM中存储的数据会被破坏，但可减少更新所需要的电力。
要更进一步减少耗电，可在存储模块内部中切断对DRAM供给的电源。此时电力模块根据机器输出的指令信号PS停止对DRAM供给的D1-VCC，D2-VCC的电力供给。电源切断对2个DRAM进行也可，只切断一方的DRAM的电源也可。
此外，要更进一步减少耗电时，电力模块也可根据指令信号PS停止对CHIP2(SRAM+CTL_LOGIC)中与DRAM的存储体存取相关的部分的电源供给即可。本状态中可例如在CHIP2(SRAM+CTL_LOGIC)中除了SRAM以外，只对MMU及AS连接电源而动作，成为只执行对SRAM的存取的模式。
再者，也可根据指令PS而成为只保持SRAM的数据的动作状态。本种情况下，切断连接SRAM的电源(S-VCC，S-VSS)以外的电源，禁止对存储体进行存取。本状态中存储模块进行SRAM中所存储的数据的保持。
暂时停止对DRAM供给电源而停止动作后要使DRA重新动作，除了重新开始供给电源之外，必须进行DRAM的初始化。初始化方法为一般的方法，在本存储模块中，初始化电路(INT)对存取控制器(A_CONT)指示初始化的顺序而执行初始化。
又，停止DRAM的更新后要使DRAM重新动作时，也必须进行DRAM的初始化，初始化电路(INT)仍然要对存取控制器(A_CONT)指示初始化的顺序而执行初始化。
图37所示为经MMU变换的存储映像的一例。这种存储映像均可根据MMU内部的寄存器的设定值而选择。虽并不特别受限，本实施例中以FLASH的存储区域为256+8Mb、SRAM的数据保持区域为2Mb、DRAM的存储区域为256Mb的存储模块为例说明了代表性存储映像。
图37所示的存储映像以从外部输入的地址A0～A24为基础，存储体管理单元MMU对指令寄存器REG、SRAM、DRAM内工作区域、DRAM内FLASH复制区域、FLASH进列地址变换。根据地址选择而存取。
对控制电路(CTL_LOGIC)内部存在的指令寄存器REG，从外部写入载入命令、储存命令、MMU寄存器变更命令、断电命令等命令码或载入命令或储存命令时的开始地址或结束地址。
在指令寄存器REG中写入载入命令后，控制电路从FLASH对DRAM传送资。换言之，对DRAM。储存命令写入后，控制电路将数据从DRAM传送到FLASH。即对DRAM进行读取。
2个DRAM(CHIP3及CHIP4)保持映像到同一地址空间的同一数据。各个DRAM交互重覆负责存取的期间(WORK期间)及优先执行更新的期间(REF.期间)。来自外部的存储体存取则对WORK期间中的DRAM执行。
又，本例中2Mb的SRAM区域设定成集中在地址空间的下部，本区域与DRAM重复映像在存储体空间中，但不进行DRAM的存取，只进行SRAM的存取。
控制存储模块的电源只保持SRAM的数据而使用时，可集中管理SRAM的区域。
未被存取的DRAM的区域(SHADOW)可用于救济DRAM的存储单元。本存储模块设计成可在低温时延更新间隔而减少耗电，此时会产生数据保持困难的存储单元(Fail bit)。因此，可使用该成为SHADOW的DRAM进行Fail bit的替代。图37中WORK期间中的DRAM有Fail bit A，REF.期间中的DRAM有Fail bit B，其地址事前有登录，对Fail bit进行存取时，则存取各自的SHADOW以代之。通过SHADOW的替代，可救济Fail bit，通过延长低温时的更新间隔，得到耗电少的存储模块。
图38所示为隐藏DRAM的更新的存取控制方式的原理。本发明中的DRAM的动作可通过向REF期间中对库(bank)的存取赋与优先顺序而执行来说明。
图35(A)所示为存取的优先顺序示意图。本图表示DRAM1在WORK期间中，DRAM2在REF.期间中。又，图中显示暂时代为存取的CACHE、暂时保管写入数据的FIFO、从RC产生的更新要求、载入及储存命令时的DRAM存取。
WORK期间中的DRAM1中，只进行从外部的存取(1)。另一方面，期间中的DRAM2中则首先最优先进行更新(2)。其次，执行保持在FIFO中的数据的写入(3)。其次，执行CACHE所保持的载入命令的对DRAM写入数据的写回(4)，最后，执行载入命令及储存命令对DRAM存取(5)。这种动作均由存取控制电路(A_CONT)判断其优先顺序而执行。
又，外部存取(1)执行一次存取要80ns，更新(2)及从FIFO写回(3)、从CACHE的写入存取(4)、载入、储存命令时的存取(5)的执行要70ns。本存储模块利用该时间差从外部隐藏更新。
图38(B)所示为执行读取存取的情形。显示DRAM1在WORK期间中连续进行读取存取的情形。DRAM1中只有外部存取(3)执行80ns，读出数据后结束存取。另一方面，DRAM2中更新(2)只执行70ns。
图38(C)所示为进行写入存取的情形。从外部的写入存取(1)首先在WORK期间中的DRAM1中执行。同时将写入数据暂时保存在FIFO中。REF期间中的DRAM2中首先最优先进行更新(2)。其次执行保持在FIFO中的数据的写回(3)。
在此，WORK期间中的DRAM1一次的动作需要80ns，相对在此，REF期间中的DRAM2中一次的动作70ns即结束。因此，即使DRAM2进行更新动作，由于写入动作进行得比DRAM1快，故可结束FIFO中的所有数据写入而追上DRAM1。
图39所示为以载入及储存命令对DRAM写入或读取存取隐藏动作。
图39(A)所示为以储存命令对DRAM执行读取存取时，从外部产生读取存取及写入存取时对DRAM存取的情形。显示DRAM1在WORK期间中，DRAM2在REFRESH期间中例。DRAM1中只有从外部的读取存取(1)进行80ns。另一方面，DRAM2中以储存命令对DRAM只执行70ns的的读取存取(4)。
图39(B)所示为以载入命令对DRAM执行写入存取时，从外部产生写入存取时对DRAM存取的情形。DRAM1中从外部的写入存取(1)进行80ns，同时将写入数据暂时保持在FIFO。
REF期间中的DRAM2中，以载入命令对DRAM进行写入存取(5)，同时将写入数据保持在CACHE。其次，执行保持在FIFO中的数据的写入(3)。又，保持在CACHE中的数据在DRAM1的REFRESH期间中写回DRAM1。
在此，WORK期间中的DRAM1一次动作需要80ns，相对在此，REF期间中的DRAM2中一次的动作70ns即结束。因此，即使DRAM2以载入命令进行写入动作，由于写入动作进行得比DRAM1快，故可结束FIFO中的所有数据写入而追上DRAM1。
图39(C)所示为DRAM1换到REFRESH期间、DRAM2换到WORK期间时执行从CACHE到DRAM的写入存取时，从外部产生写入存取时对DRAM存取的情形。DRAM2中从外部的写入存取(1)进行80ns，同时将写入数据暂时保持在FIFO。
REF期间中的DRAM1中，执行从CACHE到DRAM的写入存取(4)，接着执行保持在FIFO中的数据的写入(3)。
在此，WORK期间中的DRAM2一次动作需要80ns，相对在此，REF期间中的DRAM1中一次的动作70ns即结束。因此，即使DRAM1进行从CACHE的写入动作，由于写入动作进行得比DRAM2快，故可结束FIFO中的所有数据写入而追上DRAM2。
如此，可隐藏载入命令及储存命令对DRAM内部的存取，而从外部执行存取。
图40所示为为了隐藏DRAM的更新或载入命令或储存命令对DRAM内部的存取，使2个DRAM分时动作的情形。图40(A)为通常使用温度范围的75℃以下的DRAM的动作例。2个DRAM(DRAM1及DRAM2)交互重覆WORK期间及REF.期间。在标示WORK的WORK期间中的DRAM对外部存取动作。最初的DRAM1进入WORK期间，对应来自外部的存取。另一方面，REF.期间中的DRAM优先进行更新动作，外部存取在写入之时在更新结束后进行数据的写入。
DRAM的存储单元通常必须在64ms以内进行更新，图示的例中在该时间内切换WORK期间及REF.期间8次，DRAM1及DRAM2互相重覆WORK期间及REF.期间各4次。
在此，以在一次的REF.期间的8ms间进行更新所需要之时间为T1，将在同一期间内进行写入存取之后累积在FIFO的数据写回所需要之时间为T2，可进行载入命令时的写入存取之时间为T3，说明REF.期间中进行的更新、载入时写入存取及写回。
以256Mbit的SDRAM为例，其存储体构成为8192行x512列x16位元x4库，在64ms的期间内进行32768次(8192行x4库分)的更新即可。因此，图40(A)的例中对1个DRAM在64ms的期间内有4次REF.期间，故一次REF.期间(8ms)内进行8192次更新。
一次的更新需要的时间70ns，故T1＝70ns×8192次＝0.574ms。另一方面，求出在8ms的期间内从外部进行的写入存取的最大值，每次的存取均为写入的话，则为100000次(8ms/80ns)。将其写回REF.期间中的DRAM所需要之时间T1为7ms(70ns×100000次)。若进行载入时写入存取4096次，则载入时写入存取所需要之时间T3＝70ns×4096次＝0.287ms。
因此，T1+T2+T3＝7.861ms＜8ms，可知在REF.期间中可充分地执行更新及载入命令的写入存取及写回。又，更新也可在REF期间中的DRAM内的多个库同时执行。此时可减少T1期间内执行的更新的次数，故可缩短T1期间。若缩短T1期间，则可以减少FIFO的存储容量外，也可得到从外部存取之间隔较短的高速存储体。
图40(B)所示为变更DRAM的更新间隔的情形。一般而言，DRAM的更新特性在高温时会恶化。因此例如在75℃以上的高温下缩短更新间隔即可保持数据，可在更大的温度范围内动作。本例中高温时的更新间隔缩短到48ms。T1未改变，而T2变为5.25ms，T3变为0.144ms的话，T1+T2+T3＝597ms＜6ms，可知在REF.期间中可充分执行更新及载入时写入存取及写回。
另一方面，在低温时可缩短更新间隔以减少数据保持电流。图示的例中低温时将更新间隔延长成2倍，达到128ms。此时REF期间为16ms。T1未改变，而T2变为14ms，T3变为1.15ms，T1+T2+T3＝15.8ms＜16ms，得知在REF.期间中可充分执行更新及载入时写入存取及写回。
本实施例中以每一芯片说明DRAM的动作单位，但也可根据存储模块的性能或存储体芯片的构成以库(bank)为动作单位。又，将更新间隔64ms分割为8个期间作为WORK期间及REF期间，若再更细分则可减少保持数据及地址用的FIFO的存储容量。相反地分割成较大单位的话则可减少WORK期间与REF期间的切换次数，故可简化切换用的控制电路。
图41说明CACHE的作用。图41(A)所示为WORK期间与REF.期间切换之前从外部进行写入存取的情形。在此在DRAM1的WORK期间结束时进行外部存取A。此时DRAM1的WORK期间到写入存取结束为止延长dT。另一方面，DRAM2则如预定的WORK期间，不写入写入数据而待命到写入存取结束为止。未写入DRAM2的数据先暂时保持在CACHE。WORK期间中与保持在CACHE中者相同的地址产生存取时，则不对DRAM2而对CACHE进行读写。又，存取为写入存取时，对REF.期间中的DRAM1与平常相同地经由FIFO进行写入。保持在CACHE中的数据则在DRAM2的WORK期间结束的下一个REF.期间内被写回。该写回结束后清除CACHE的内容。
存取为读取存取时，到存取结束为止，将DRAM1的WORK期间延长dT。
图41(B)所示为一次的存取进行得较WORK期间及REF.期间为长的情形，或延长期间dT无法完全涵盖的情形。DRAM1在WORK期间中开始的外部存取B超过延长时间dT，而在其次的REF.期间中仍然继续存取。此时的存取由CACHE接手，DRAM1进入REF.期间。DRAM2按照预定进行WORK期间，进入待机状态。读取存取之时数据从DRAM1给CACHE接手。写入存取之时持续进行的存取结束后，将写入CACHE的数据写回DRAM1及DRAM2。写回在各个DRAM进入REF.期间后进行。二者的写回结束后，清除CACHE的内容。如此使用CACHE可处理跨WORK期间及REF.期间的存取或一次或复数次的超过WORK期间的存取。
图42所示为本发明的存储模块的动作波形的一例。A0～A20，S-/CE1，S-CE2，S-/LB，S-/UB，S-/OE，S-/WE为输出到存储模块的信号，即所谓非同步SRAM的接口信号。数据输入输出信号I/O0～I/O15分为数据的输入及输出，各以DIN、DOUT表示。MMU，ATD，DTD各表示MMU电路、ATD电路、CTD电路的输出信号。D1-CLK为供给到DRAM1之时钟信号，D1-COM为供给到DRAM1的指令信号的总称，D1-A0～D1-A15为供给到DRAM的DRAM1的地址信号，D1-DQ0～D1-DQ15为DRAM的I/O线，为DRAM1的输入输出数据信号。
D2-CLK为供给到DRAM2的时钟信号，D2-COM为供给到DRAM2的指令信号的总称，D2-A0～D2-A15为供给到DRAM的DRAM2的地址信号，D2-DQ0～D2-DQ15为DRAM的I/O线，为DRAM2的输入输出数据信号。
首先，说明开始时进行的读取存取。输入地址A0～A24后，MMU电路输出变换后的地址。ATD电路检测地址A0～A24及指令类(S-/CE1，S-CE2，S-/LB，S-/UB，S-/OE，S-/WE)的变化，地址及指令确定后输出脉冲。以本脉冲为起点，对WORK期间中的DRAM1发出库主动指令A及行地址Ra，其次发出读取指令R及列地址Co。从DRAM1读出的数据输出到D-DQ0～D-DQ15，先通过R/W BUFFER再输出到I/O0～I/O15。又，对REF.期间中的DRAM2以库主动指令A及预先充电指令P进行更新。
再说明下一周期中的写入存取的执行例。
写入存取时也与读取存取同样地以ATD信号的下降为起点对DRAM1及DRAM2发出库主动指令A及行地址Ra。写入存取时未进行更新动作，故发出指令及地址给DRAM1及DRAM2双方。
其后，CTD电路检测指令类(S-/CE1，S-CE2，S-/LB，S-/UB，S-/OE，S-/WE)的变化，识别其为写入动作，输出脉冲。以该脉冲为起点对DRAM1及DRAM2双方发出写入指令W及列指令Co，执行写入。
如上说明的实施例中，可沿用SRAM接口方式而使用便宜的通用DRAM得到大容量存储模块。本发明的控制电路(CTL_LOGIC)中使用DRAM，但由于DRAM所需的更新由控制电路(CTL_LOGIC)所执行，故与SRAM同样地可不考虑更新而使用。再者，由于可通过DRAM中的数据保持的二重化及进行更新的时序及载入或储存命令对DRAM内部的存取的调整，可将DRAM的更新及内部存取从存储模块外部隐藏起来，因此存取本存储模块时不必考虑更新及DRAM的内部存取而调整时序。因此可以与先前只使用的SRAM存储模块同样地使用，故不必变更先前的统即可使用大容量存储模块。又，通过减少DRAM的更新间隔，在高温时也可使DRAM动作，可得到使用温度范围大的存储模块。另一方面，通过在低温时增加DRAM的更新间隔，可减少数据保持所需要的电力，得到数据保持电力少的存储模块。
电力模块PM的作用下，可停止DRAM的一部分全部的电源供给，限定存储区域，而减少数据保持所需要的电力。再者，通过也停止对控制电路供给电源，可得到数据保持电力少的存储模块。又，此种情形下可用MMU自由地设定进行数据保持的存储区域，故可对应于各种机器广泛地使用。
<实施例5>
图43所示为本发明的存储模块的第四实施例。图43(A)为俯视图，图43(B)为剖面图。本存储模块在通过球状格子阵列(Ball Grid Array，BGA)安装在装置上的基板(例如玻璃环氧基板所制成的印刷电路板PCB)上，安装CHIP1(FLASH)、CHIP2(SRAM+CTL_LOGIC)、CHIP3(DRAM1)及CHIP4(DRAM2)。虽不特别受限，CHIP3及CHIP4中使用在芯片的中央排列1列信号及电源焊垫列的通用DRAM的裸芯片。又，虽不特别受限，CHIP1中使用在芯片的一端排列一排信号及电源焊垫列的FLASH的通用裸芯片。
CHIP1及基板上的接合垫以接合线(PATH2)连接，CHIP2及基板上的接合垫以接合线(PATH3)连接。CHIP3及CHIP4与CHIP2以接合线(PATH1)连接。CHIP1及CHIP2以接合线(PATH4)连接。搭载有芯片的基板上面进行树脂模塑，以保护各芯片及连接配线。又，也可另外在其上加上金属、陶瓷或树脂的盖子(COVER)。
本发明的实施例中由于在印刷电路板PCB上直接搭载裸芯片，故可形成安装面积小的存储模块。又，由于可接近配置各芯片，故可缩短芯片间配线长度。通过将芯片间的配线及各芯片与基板间的配线统一成接合线方式，可用较少的步骤数制造存储模块。再者，通过以接合线对芯片间直接配线，可减少基板上的接合垫数及接合线的条数，以较少的步骤数制造存储模块。由于可使用大量量产的通用DRAM的裸芯片，故可便宜且安定地供给存储模块。使用树脂盖时，可形成更强韧的存储模块。使用陶瓷或金属盖时，除了强度外，更可形成放热性或遮蔽效果优良的存储模块。
图44所示为本发明的存储模块的图43的变形例。图44(A)为俯视图，图44(B)为剖面图。本例中，CHIP2(SRAM+CTL_LOGIC)安装在CHIP3及CHIP4上。对CHIP2及CHIP3或CHIP4的配线使用PATH5。CHIP1及基板上的接合垫以接合线(PATH2)连接，CHIP2及基板上的接合垫以接合线(PATH3)连接。CHIP1及CHIP2以接合线(PATH4)连接。
本安装方法可减少印刷电路板PCB的面积。
又，通过积层的芯片间的配线PATH1，可缩短配线长度，故除了可提高配线的可靠度外，也可降低对外部的噪声辐射。
<实施例6>
图45所示为使用本发明的存储模块的移动电话机的实施例。
移动电话由、天线ANT、无线区块RF、基频区块BB、声音编解码器区块SP、扬声器SK、拾音器MK、处理器CPU、液晶显示部LCD、键盘KEY、本发明的存储模块MEM所构成。
说明通话时的动作。
通过天线ANT收到的声音被无线区块放大，输出到基频区块BB。基频区块BB将声音的模拟信号变换成数字信号，进行错误修正及解调处理，输出到声音编解码器区块SP。声音编解码器区块将数字信号变换成模拟信号，输出到扬声器SK后，从扬声器可听到对方的声音。
说明从移动电话机存取因特网的网页，下载音乐数据，播放收听，最后储存下载音乐数据的一连串的作业的动作。
存储模块MEM中，存放有基本程序、应用程序(电子邮件、Web浏览器、音乐播放、游戏等)。
从键盘指示起动Web浏览器后，存放在存储模块MEM内的FLASH的Web浏览器的程序被传送到同一存储模块内的DRAM。对DRAM的传送结束后，处理器CPU执行DRAM内的Web浏览器的程序，在液晶显示LCD上显示Web浏览器。存取所要的网页，从键盘指示下载喜欢的音乐数据后，通过天线ANT接收音乐数据，以无线区块放大，输入到基频区块BB。基频区块BB将为模拟信号的音乐数据变换成数字信号，进行错误修正及解调处理。最后，将数字信号化的音乐数据先存放到存储模块MEM的DRAM中，再传送到FLASH。
其次以键盘KEY指示音乐播放程序的起动后，存放在存储模块MEM内的FLASH中的音乐播放程序被传送到同一存储模块内的DRAM。对DRAM的传送结束后，处理器CPU执行DRAM内的声音播放程序，在液晶显示LCD中显示音乐播放程序。
从键盘下达听取下载到DRAM中的音乐数据的指示后，处理器CPU执行音乐播放程序，处理保持在DRAM中的音乐数据，最后从扬声器SK听到音乐。
此时，由于本发明的存储模块使用大容量的DRAM，故Web浏览器及音乐播放程序被保持在DRAM中，哪一个程序均被CPU同时执行。再者，也可同时启动电子邮件程序，收发电子邮件。
由于Web浏览器停止时也保持在存储模块内的DRAM中，故要再起动时可立即起动。
从键盘输入断电的指示后，存储模块只使SRAM动作，进行最低限度的数据保持，可使耗电极小。
如此，通过使用本发明的存储模块，可存放大量的电子邮件、音乐播放、应用程序、音乐数据、影像数据、动画数据等，再者，可同时执行多个程序。
发明的效果如上所说明者，本发明的较佳实施例所得到的效果如下。通过将FLASH的数据复制到DRAM，可使FLASH数据的读取及写入速度与SDRAM及SRAM相当。
符号的说明CHIP1…非易失性存储体、CHIP2…控制电路(CTL_LOGIC)或静态随机存取存储体(SRAM)及集成有控制电路(CTL_LOGIC)的半导体芯片、CHIP3…动态随机存取存储体(DRAM)或动态随机存取存储体(DRAM1)、CHIP4…动态随机存取存储体(DRAM2)、S-VCC…CHIP2的电源、S-VSS…CHIP2的接地、PS…电力控制信号、L-VCC…CHIP2的电源、L-VSS…CHIP2接地、CLK…CHIP2的时钟信号、CKE…CHIP2的时钟启动信号、/CS…CHIP2的芯片选择信号、/RAS…CHIP2的行地址选通信号、/CAS…CHIP2的列地址选通信号、/WE…CHIP2的写入启动信号、DQMU/DQML…CHIP2的输入/输出屏蔽信号、WAIT…CHIP的等待信号、A0～A15…CHIP2的地址信号、D1-CLK…CHIP3的时钟信号、D1-CKE…CHIP3的时钟启动信号、D1-/CS…CHIP3的芯片选择信号、D1-/RAS…CHIP3的行地址选通信号、D1-/CAS…CHIP3的列地址选通信号、D1-/WE…CHIP3的写入启动信号、D1-A0～D1-A15…CHIP3的地址信号、D1-DQMU/DQML…CHIP3的输入/输出屏蔽信号、D1-DQ0～D2-DQ15…CHIP3的数据输入输出、D1-VCC…CHIP3的电源、D1-VSS…CHIP3的接地、D1-VCCQ…CHIP3的I/O用电源、D1-VSSQ…CHIP3的I/O用接地、F-/CE…CHIP1的芯片启动信号、F-/OE…CHIP1的输出启动信号、F-/WE…CHIP1的写入启动信号、F-SC…CHIP1的串列时钟信号、F-/RES…CHIP1的重置信号、F-CDE…CHIP1的指令数据启动信号、F-RDY/BUSY…CHIP1的待命/忙碌信号、I/O0～I/O7…CHIP1的输入输出信号、COM_GEN…指令产生器、INT…初始化电路、MMU…存储体管理单元、CPB…数据更新地址管理电路、REG…指令寄存器、A_CONT存取控制器、PM…电力管理模块、R/W BUFFER…读取/写入缓冲器、CLKBUF…时钟缓冲器、FGEN…快闪制御信号产生电路、ECC…错误修正电路、REP…替代处理电路、FLASHCopyArea…快闪数据复制区域、WorkArea…工作区域、MD-Area…主数据区域、REP-Area…替代区域、Fail Area B…不良区域B、Fail Area C…不良区域C、A、As…主动命令、R、Rs…读取命令、W…写入命令、RR、R0、R1、RD、RT、RU…行地址、RC、C0、C1、CD、CF、CT、CU、CR…列地址、Ld…载入命令码、Sa…开始地址、Ea…结束地址、P、Ps…预先充电命令、In…输入数据、O、Os…输出数据、St…储存命令码、B、BOs…库地址、C-BUF…控制器信号缓冲、CTL…指令控制器、MUX…多工器、DI-BUF…数据输入缓冲、输入数据控制器IDC…输入数据控制器、SA-BUF…扇区地址缓冲、X-DEC…X解码器、MA…存储体阵列、Y-CT…Y地址计数器、Y-DEC…Y解码器、YGATE/SENSE-AMP…Y栅极&检测放大电路、DATA-REG…数据寄存器、DO-BUF…数据输出缓冲、Rcode…读取命令码、AD1、AD2、AD3…地址、F-/CE…芯片启动信号、F-CLE…指令闩锁启动信号、F-ALE…地址闩锁启动信号、F-/WE…写入启动信号，F-/RE…读取启动信号、F-/WP…写入保护信号、F-R/B…待命/忙碌信号，I/O0～I/O7…用于输入输出信号的地址的输入或数据的输入输出。
L-CONT…动作逻辑控制器、CTL…控制电路、I/O-CONT…输入输出控制电路、STREG…状态寄存器、ADREG…地址寄存器、COMREG…指令寄存器、R-B…待命/忙碌电路、VL-GEN…高电压产生电路、ROW-BUF…行地址缓冲、ROW-DEC…行地址解码器、COL-BUF…行缓冲器、COL-DEC…列解码器、DATA-REG…数据寄存器、SENSE-AMP…检测放大、MA…存储体阵列、X-ADB…X地址缓冲、REF.COUNTER…更新计数器，X-DEC…X解码器、MA…存储体阵列，Y-ADB…Y地址缓冲、Y-AD COUNTER…Y地址计数器、Y-DEC…Y解码器，SENS AMP.&I/O BUS…检测放大电路&Y栅极、INPUT BUFFER…输入数据缓冲电路、OUTPUT BUFFER…输出数据缓冲电路、CONTROL LOGIC & TG…控制电路&时序产生电路、S-/CE1，、S-CE2…芯片启动信号、S-/OE…输出启动信号、S-/WE…写入启动信号、S-/LB…低位元组选择信号、S-/UB…高位元组选择信号、AS…存取开关电路、SRAM…静态随机存取存储体、ATD…地址转换检测器、CTD…指令转换检测器、TMP…温度测定模块、RC…更新计数器、X-DEC…X解码器、MA(SRAM)…存储体阵列、Y-GATE…Y栅极、Y-DEC…Y解码器、D_CTL…输入数据控制电路、CONTROL LOGIC…控制电路、PCB…印刷电路基板、COVER…模块的密封盖、PATH1…连接CHIP1及CHIP3或CHIP4的接合配线、PATH2…连接PCB及CHIP1的接合配线、PATH3…连接PCB及CHIP2的接合配线、PATH4…连接CHIP1及CHIP2的接合配线、PATH5…连接CHIP3或CHIP4及CHIP3及安装在CHIP4上的CHIP2的配线，FIFO…先进先出(存储体)、CACHE…快取存储体、SHADOW…投影区域、WORK…工作期间、REF…更新期间、ANT…天线、RF…无线区块、BB…基频区块、SP…声音编解码器区块、SK…扬声器、MK…拾音器、CPU…处理器、LCD…液晶显示部、KEY…键盘、MEM…本发明的存储模块。
权利要求
1.一种半导体存储装置，其包含非易失性存储体，其具有第1读取时间；随机存取存储体，其具有第2读取时间，其读取时间较前述第1读取时间至少少100倍以上；电路，其与前述非易失性存储体及前述随机存取存储体结合，并包含一控制电路，用于控制对前述随机存取存储体及前述非易失性存储体的存取；及多个输入输出端子，与前述电路结合。
2.根据权利要求1的半导体存储装置，其中通过前述输入输出端子对前述非易失性存储体进行的存取通过前述随机存取存储体来进行。
3.根据权利要求1的半导体存储装置，其中对前述半导体存储装置投入工作电源的初期中，前述非易失性存储体的一部分的存储数据传送到前述随机存取存储体的第1区域而被存储在该第1区域。
4.根据权利要求3的半导体存储装置，其中通过前述输入输出端子对前述非易失性存储体进行的存取，是对前述随机存取存储体的前述第1区域进行的。
5.根据权利要求4的半导体存储装置，其中前述控制电路具有一电路，存储因对前述随机存取存储体的前述第1区域存取而数据重写所产生的地址，且可在预定的时间将前述第1区域的重写所产生的地址的数据写回到前述非易失性存储体中。
6.根据权利要求1的半导体存储装置，其中前述随机存取存储体具有第1区域，在该区域中，前述非易失性存储体的一部分的存储数据被传送复制，为前述非易失性存储体的存取的缓冲区；及第2区域，其为来自前述半导体存储装置的外部的存取所用的工作区域。
7.根据权利要求1的半导体存储装置，其中前述随机存取存储体是时钟同步型DRAM，通过前述时钟同步型DRAM的接口经由前述输入输出端子进行从前述半导体存储装置的外部到前述非易失性存储体及前述随机存取存储体的存取。
8.根据权利要求1的半导体存储装置，其中前述非易失性存储体为NAND型闪存器，且前述随机存取存储体为时钟同步型DRAM。
9.根据权利要求1的半导体存储装置，其中前述半导体存储装置为多芯片存储模块，包含第1半导体芯片、第2半导体芯片及第3半导体芯片，前述第1半导体芯片包含前述非易失性存储体，前述第2半导体芯片包含前述电路，前述第3半导体芯片包含前述随机存取存储体。
10.根据权利要求1的半导体存储装置，其中前述电路包含静态随机存取存储体，通过前述静态随机存取存储体的接口经由前述输入输出端子进行对前述非易失性存储体及前述随机存取存储体的存取。
11.根据权利要求1的半导体存储装置，其中前述随机存取存储体为动态随机存取存储体，通过前述输入输出端子对前述动态随机存取存储体所进行的存取中，对前述动态随机存取存储体的更新被隐藏。
12.根据权利要求10的半导体存储装置，其中前述半导体存储装置为多芯片存储模块，在其基板上安装并封装有第1半导体芯片、第2半导体芯片、第3半导体芯片及第4芯片，前述第1半导体芯片包含前述非易失性存储体，前述第2半导体芯片包含前述电路，前述第3半导体芯片包含前述随机存取存储体的一部分，且前述第4芯片包含前述随机存取存储体的另一部分。
13.一种半导体存储装置，其包含闪存器；DRAM；控制电路，其与前述闪存器及前述DRAM结合，且控制对前述DRAM及对前述非易失性存储体进行的存取；及多个输入输出端子，其与前述电路结合；其中通过前述输入输出端子对前述闪存器所进行的存取经由前述DRAM而进行。
14.根据权利要求13的半导体存储装置，其中在对前述半导体存储装置从外部投入工作电源的初期中，前述闪存器的一部分的存储数据被传送到前述DRAM的第1区域而被存储在该第1区域。
15.根据权利要求14的半导体存储装置，其中前述控制电路具有一电路，存储因对前述第1区域从外部存取而造成的数据的更新所产生的地址，可在预定的时间将前述第1区域的更新所产生的地址的数据写回到前述非易失性存储体中。
16.一种半导体存储装置，其包含非易失性存储体，包含第1区域及第2区域；随机存取存储体，包含第3区域及第4区域；及存储体控制器，与前述非易失性存储体及前述随机存取存储体结合，其中前述第1区域及前述第3区域保持相同的数据。
17.根据权利要求16的半导体存储装置，其中前述存储体控制器具有错误修正电路，进行从前述非易失性存储体读取的数据的错误检测及修正，且在将数据从前述非易失性存储体的前述第1区域传送到前述随机存取存储体的前述第3区域时，将前述错误修正电路所修正的数据传送到前述第3区域。
18.根据权利要求16的半导体存储装置，其中前述存储体控制器存储前述第3区域的数据的被更新的更新地址，断电时，将对应于前述更新地址的更新数据从第3区域传送到第1存储体，该传送结束后切断前述随机存取存储体的电源。
19.根据权利要求16的半导体存储装置，其中前述存储体控制器具有存取优先判断电路，以对前述随机存取存储体的更新要求为第1优先；以从外部对前述随机存取存储体的存取要求为第2优先；以与前述非易失性存储体及前述随机存取存储体间的数据传送相关的存取要求为第3优先。
20.根据权利要求16的半导体装置，其中前述存储体控制器形成在第1半导体芯片上，前述随机存取存储体形成在第2半导体芯片上，前述非易失性存储体形成在第3半导体芯片上，前述半导体存储装置还具有一密封体，在其内部包含前述第1、第2及第3半导体芯片，前述密封体具有多个第1电极，用于与前述第1半导体芯片及前述第2半导体芯片电连接；多个第2电极，用于与前述第1半导体芯片及前述第3半导体芯片电连接；多个第3电极，用于对密封体的外部与前述第1半导体芯片电连接；及多个第4电极，用于对密封体的外部与前述第3半导体芯片电连接。
全文摘要
本发明提供一种具有大容量非易失性存储体的半导体存储装置，以使大容量的非易失性存储体的存取时间及随机存取存储体的存取时间相匹配。本发明的半导体存储装置包含非易失性存储体，其具有第1读取时间；随机存取存储体，其具有第2读取时间，其读取时间较前述第1读取时间至少少100倍以上；电路，与前述非易失性存储体及前述随机存取存储体结合，并包含一控制电路，用于控制对前述随机存取存储体及前述非易失性存储体的存取；及多个输入输出端子，与前述电路结合。本发明通过将FLASH的数据传送给DRAM对DRAM存取，以使存取时间匹配，并适时从DRAM将数据写回FLASH，以使数据匹配及保存。
文档编号G11C8/00GK1391166SQ0212278
公开日2003年1月15日 申请日期2002年6月11日 优先权日2001年6月11日
发明者三浦誓士, 鲇川一重 申请人:株式会社日立制作所