专利名称：半导体存储装置的制作方法
技术领域：
本发明涉及一种半导体存储装置，特别涉及数据的写入方式。
背景技术：
图8所示为以往的SRAM的电路。同图中，多个存储器单元100(同图中只表示出2个)在横向以及纵向呈阵列状配置。各个存储器单元100分别与字线WL、位线对(BIT、NBIT)相连接。上述各存储器单元100的构成如图7所示，由与所定电源VDD相连的2个负载用晶体管MP1、MP2、与接地电源VSS相连的2个驱动用晶体管MN1、MN2和2个变换用晶体管MN3、MN4所构成。上述2个变换用晶体管MN3、MN4，其栅极与字线WL、漏极与位线对(BIT、NBIT)相连。上述位线对(BIT、NBIT)如图8所示，经由行列选择器801与读出放大器800相连。
在如此构成的SRAM中，在读出数据时，激活与成为存取对象的存储器单元100相连的字线WL，将在备用状态预充电为给定电压的位线对(BIT、NBIT)中一方位线的电压去除，两条位线BIT、NBIT之间产生微小电压差，此微小振幅信号，经由所选择的列选择器801由读出放大器800放大，输出。
但是，随着元件和布线的微细化所带来的电源电压的下降，激活读出放大器800的微小振幅信号的电压差，相对于电源电压占有相对大的比率，因此，激活字线WL后，到读出放大器800被激活之间的时间的缩短变得困难。
为了解决上述难题，在非专利文献1中，如图9所示，一条读出用位线RBIT上连接了8个存储器单元900(同图中只表示了2个)，此读出用位线RBIT经由由NAND电路ND以及1个N型晶体管N1所构成的读出部910，与全局位线RGBIT相连接。即在读出数据时，因为与读出用位线RBIT相连接的存取单元900的个数为8个，能够缩短预充电到给定电位的位线达到0V为止的时间，在低电压下，与图8构成的SRAM相比，能谋求动作的高速化。
但是，写入数据时，因为有必要将位线对(位、N位)之中的一方位线的电压强制地拉到0V，在图9所示的半导体存储装置中，没有设置同图所示的写入用位线WBIT的情况下，在该写入时，读出用位线RBIT以及全局位线RGBIT也动作，其结果破坏了读出数据。因此，在图9所示的半导体存储装置中，在读出用的位线RBIT以外，有必要另外设置写入用的位线WBIT，如图9所示，作为存储器单元900的构成采用由7个晶体管构成，设置写入用存取晶体管MN3、MN4和读出用存取晶体管MN5，通过分别与写入用位线对WBIT、NWBIT和读出用位线RBIT相连接，向存储器单元900的写入成为可能。
但是，在图9所示的半导体存储装置中，存储器单元900的构成元件数，与通常的6晶体管构成的存储器单元相比，是由7个晶体管构成，由于晶体管的数量增加，因而存在存储器面积增大的问题。
非专利文献Joel Siberman et al.，“A 1.6 ns Access，1GHz Two-WaySet-Predicted and Sum-Indexed 64-kByte Data Cache”，2000 Symposium onVLSI Circuits Digest of Technical Paper pp.220-221。
发明内容
本发明正是解决上述以往的问题点的发明，其目的在于即使采用单一读出用全局位线结构，也不需要增加存储器单元的构成元件数，就可能实现向存储器单元的写入。
为达到上述目的，本发明中，存储器单元的构成采用通常的6个晶体管构成，同时采用配置了其中每2个以上的存储器单元共用的写入部的构成。
具体讲，本发明之一，提供一种半导体存储装置，其特征在于，具有多个存储器单元组，其具有一对位线对、以及与上述位线对相连的至少2个以上的存储器单元；读出用全局位线，其与构成上述各存储器单元组的位线对的一方以及另一方位线之中的另一方位线，经由读出部相连接；和写入部，其配置在上述各存储器单元组的每一个中，向相应的自身存储器单元组内的1个存储器单元写入数据。
本发明之二，是在上述本发明之一所述的半导体存储装置中，其特征在于，上述各存储器单元组内的上述位线对的上述一方位线，与其它的存储器单元组内的位线对的上述一方位线相连接。
本发明之三，是在上述本发明之一所述的半导体存储装置中，其特征在于，具有至少1条以上的写入用全局位线；上述写入用全局位线与上述各存储器单元组的写入部相连接。
本发明之四，是在上述本发明之一所述的半导体存储装置中，其特征在于，上述各存储器单元组的写入部具有三态反相器，其输入与上述一对位线之中的上述一方位线连接，其输出与上述另一方位线连接，其控制侧与写入控制信号连接。
本发明之五，是在上述本发明之一所述的半导体存储装置中，其特征在于，上述各存储器单元组的写入部具有第一N型晶体管，其栅极与上述位线对之中的上述一方位线连接，其源极与第一电源连接，其漏极与第一连接点连接；和第二N型晶体管，其栅极与写入控制信号连接，其源极与上述第一连接点连接，其漏极与上述一对位线中之中的上述另一方位线连接。
本发明之六，是在上述本发明之三所述的半导体存储装置中，其特征在于，上述各存储器单元组的写入部具有第1三态反相器，其输入与上述写入用全局位线连接，其输出与上述一对位线之中的上述一方位线连接，其控制侧与写入控制信号连接；和第2三态反相器，其输入与上述一对位线之中的上述一方位线连接，其输出与上述一对位线之中的上述另一方位线连接，其控制侧与写入控制信号连接。
本发明之七，是在上述本发明之三所述的半导体存储装置中，其特征在于，上述各存储器单元组的写入部具有三态反相器，其输入与上述写入用全局位线连接，其输出与上述一对位线之中的上述一方位线连接，其控制侧与写入控制信号连接；第一N型晶体管，其栅极与上述位线对之中的上述一方位线连接，其源极与第一电源连接，其漏极与第一连接点连接；和第二N型晶体管，其栅极与写入控制信号连接，其源极与上述第一连接点连接，其漏极与上述一对位线中之中的上述另一方位线连接。
本发明之八，是在上述本发明之三所述的半导体存储装置中，其特征在于，上述各存储器单元组的写入部具有第一N型晶体管，其栅极与上述写入用全局位线连接，其源极与第一电源连接，其漏极与第一连接点连接；第二N型晶体管，其栅极与写入控制信号连接，其源极与上述第一连接点连接，其漏极与上述一对位线之中的上述另一方位线连接；和第三N型晶体管，其栅极与写入控制信号连接，其源极与上述写入用全局位线连接，其漏极与上述一对位线之中的上述一方位线连接。
本发明之九，是在上述本发明之一、二、三、五、七或者八所述的半导体存储装置中，其特征在于，上述各存储器单元组的上述写入部的一部分或者全部，由至少2个以上的写入部之间共用。
本发明之十，是在上述本发明之一～之八中任一项所述的半导体存储装置中，其特征在于，上述写入控制信号，根据选择至少2个以上的存储器单元组的地址的解码信号而成为选择以及非选择。
本发明之十一，是在上述本发明之一～之八中任一项所述的半导体存储装置中，其特征在于，上述读出部配置在上述各存储器单元组中的每一个中。
本发明之十二，是在上述本发明之十一所述的半导体存储装置中，其特征在于，上述读出部具有P型晶体管，其栅极与上述一对位线之中的上述另一方位线连接，其源极与第二电源连接，其漏极与上述读出用全局位线连接。
由以上这些，在上述本发明之一～之十二所述的半导体存储装置中，即使是单一的读出用全局位线结构的情况，由于在每个存储器单元组中都设置了写入部，不像以往那样，在存储器单元内设置写入用的存取晶体管、各存储器单元需要有7个晶体管的构造，而各存储器单元采用通常的6个晶体管的构成，就能够进行数据的写入。
另外，在本发明之九的半导体存储装置中，由于各存储器单元组的写入部的一部分或者全部是与其它的写入部共用，所以能进一步减少写入部的元件数，从而减小面积。
进一步，在本发明之十的半导体存储装置中，因为写入控制信号是根据选择至少2个以上的存储器单元组的地址的解码信号而成为选择以及非选择，所以写入时，只有被存取的存储器单元组的位线动作，其它的未被存取的存储器单元组的位线中没有电流流过，这样能削减写入时的电力消耗。
图1表示本发明第一实施方式的半导体存储装置的构成的电路图。
图2表示本发明第二实施方式的半导体存储装置的构成的电路图。
图3表示同实施方式的半导体存储装置的变形例的电路图。
图4表示本发明第三实施方式的半导体存储装置的构成的电路图。
图5表示本发明第四实施方式的半导体存储装置的构成的电路图。
图6表示本发明第五实施方式的半导体存储装置的构成的电路图。
图7表示存储器单元的构成的电路图。
图8表示以往的半导体存储装置的构成的电路图。
图9表示另一以往的半导体存储装置的构成的电路图。
图中100-存储器单元，101-存储器单元组，102-写入部，103-读出部，300-共用写入部，NBIT-一方位线，BIT-另一方位线，TINV1-三态反相器(第1三态反相器)，TINV2-第2三态反相器，WE-写入控制信号，TN1-第一N型晶体管，TN2-第二N型晶体管，TN3-第三N型晶体管，TP1-P型晶体管，RGBIT-读出用全局位线，WGBIT-写入用全局位线，VSS-接地电源(第一电源)，VDD-给定电压的电源(第二电源)。
具体实施例方式
以下结合附图，说明本发明实施方式的半导体存储装置。
(第1实施方式)图1表示本发明第一实施方式的半导体存储装置的构成。
同图中，多个存储器单元100(同图中只表示了2个)呈阵列状配置，各存储器单元100，如图7所示，由2个负载用晶体管MP1、MP2，2个驱动用晶体管MN1、MN2，2个变换用晶体管MN3、MN4的6个晶体管构成。上述2个负载用晶体管MP1、MP2，其源极与给定电源VDD相连，漏极与上述变换用晶体管MN3、MN4的源极，以及上述驱动用晶体管MN1、MN2的漏极相连。另外，上述2个负载用晶体管MP1、MP2，其各栅极分别与驱动用晶体管MN1、MN2的栅极，以及另外的负载用晶体管MP2、MP1的漏极相连。进一步，上述2个驱动用晶体管MN1、MN2其源极与接地电源VSS相连。
如图1所示，沿位线方向排列的至少2个以上的存储器单元100(同图中2个)与同一个位线对BIT、NBIT相连，构成1个存储器单元组101。该存储器单元组101，虽然图中未画出，在行方向和列方向上存在多个。
在位线方向上配置的存储器单元组101中，存储器单元组101内的位线对BIT、NBIT之中，一方位线NBIT与另一存储器单元组101的一方位线NBIT相连，该位线NBIT由多个存储器单元组101共用。另一方位线BIT经由自身的读出部103与读出用全局位线RGBIT相连。
上述各存储器单元组101具有读出部103。该读出部103具有P型晶体管TP1。该P型晶体管TP1，其栅极与位线对BIT、NBIT之中的上述另一方位线BIT相连，其源极与给定电源(第二电源)VDD相连，其漏极与上述读出用全局位线RGBIT相连。
进一步，上述各存储器单元组101具有写入部102。此写入部102，是由写入控制信号WE控制的三态反相器TINV1所构成。该三态反相器TINV1，其输入与一方位线NBIT，其输出与另一方位线BIT相连。
上述写入控制信号WE，图中未画出，根据对选择2个以上的存储器单元组101的任何一个的地址进行解码后的信号进行选择以及非选择。因此，数据写入时，根据该写入控制信号WE，只有应进行写入操作的存储器单元100所属的存储器单元组101内的写入部102动作，只有该存储器单元组101内的位线BIT被激活。这不只限于本实施方式，对第二实施方式以后的说明也同样。
然后，说明图1所示半导体存储装置的动作。
在备用状态下，位线对(BIT、NBIT)预充电至给定电位，读出用全局位线RGBIT放电。读出时，写入控制信号WE处于非激活状态，与选择的存储器单元100相连的字线WL成为激活状态，存储器单元100内的数据传送至位线BIT。此时，当存储器单元100的数据为“0”时，电流由位线BIT向存储器单元100流动，位线BIT被放电，读出部103动作，向读出用全局位线RGBIT输出数据。另一方面，当存储器单元100的数据为“1”时，没有电流由位线BIT向存储器单元100流动，位线100以预充电的状态原样，经由读出部103以及读出用全局位线RGBIT输出数据。
与此对应，写入数据时，写入控制信号WE成为激活状态，向一方位线NBIT传送的写入数据在写入部102反相，向另一方位线BIT传送。与选择的存储器单元100相连的字线WL处于激活状态，由位线对BIT、NBIT向存储器单元100写入上述写入数据。此时，在读出用全局位线RGBIT上读出“1”数据的情况下，即使向另一方位线BIT传送写入数据“0”，读出用全局位线RGBIT的“1”数据也未被破坏。
因此，在本实施方式中，即使是单一的读出用全局位线RGBIT结构，各存储器单元100的构成元件数采用通常的6晶体管构成，也不会破坏读出用全局位线RGBIT的读出数据，能够进行向存储器单元100的数据写入。
进一步，写入时，由于只对选择的存储器单元组101激活写入控制信号WE，所以非选择的存储器单元组100内的位线中没有电流流动，能够削减电流消耗。
(第二实施方式)图2表示本发明第二实施方式的半导体存储装置的构成。
在图2中，与上述第一实施方式同样，多个存储器单元100呈阵列状配置，至少2个以上的存储器单元100与同一个位线对BIT、NBIT相连，构成1个存储器单元组101。
对于位线方向上配置的多个存储器单元组101，一方位线NBIT被共同相连，同时，各存储器单元组101内的另一方位线BIT经由自身的存储器单元组101内配置的读出部103与全局位线RGBIT相连。
上述读出部103，与上述第一实施方式同样，由P型晶体管TP1构成，其栅极与另一方位线BIT相连，其源极与给定电源(第二电源)VDD相连，其漏极与读出用全局位线RGBIT相连。
另一方面，对于各存储器单元组101，写入部102与上述第一实施方式不同，具有第一以及第二N型晶体管TN1、TN2。上述第一N型晶体管TN1，其栅极与一方位线NBIT相连，其源极与接地电源(第一电源)VSS相连，其漏极与第一连接点c1相连。另外，上述第二N型晶体管TN2，在其漏极输入写入控制信号WE，其源极与上述第一连接点c1相连，其漏极与另一方位线BIT相连。
接着说明本实施方式的半导体存储装置的动作。
首先，在备用状态，位线对(BIT、NBIT)预充电到给定电位，读出用全局位线RGBIT被放电。读出时，写入控制信号WE处于非激活状态，与选择的存储器单元100相连的字线WL成为激活状态，向位线BIT传送存储器单元100内的数据。此时，当存储器单元100的数据为“0”时，电流由位线BIT向存储器单元100流动，位线BIT被放电，经由读出部103以及读出用全局位线RGBIT输出数据。另一方面，当存储器单元100的数据为“1”时，没有电流由位线BIT向存储器单元100流动，位线BIT在预充电的状态下，经由读出部103以及读出用全局位线RGBIT输出数据。
与此对应，写入数据时，写入控制信号WE成为激活状态，向一方位线NBIT传送的写入数据在写入部102被反相并传送至另一方位线BIT。与选择的存储器单元100相连的字线WL成为激活状态，由位线对BIT、NBIT向存储器单元100内写入要写入的数据。此时，在读出用全局位线RGBIT上读出“1”数据的情况下，即使向另一方位线BIT传送写入数据“0”，读出用全局位线RGBIT的“1”数据也未被破坏。
因此，本实施方式中，与上述第一实施方式同样，即使是单一的读出用全局位线RGBIT结构，各个存储器单元100的构成元件数采用通常的6晶体管构成，也不会破坏读出用全局位线RGBIT的读出数据，能够进行向存储器单元100的数据写入。
进一步，写入时，由于只对选择的存储器单元组101激活写入控制信号WE，所以非选择的存储器单元组100内的位线中没有电流流动，能够削减电流消耗。
(变形例)图3表示上述第二实施方式的变形例。
在本变形例中，在位线方向，在相邻的2个存储器单元组101、101设置了共用的共用写入部300。与接地电源VSS相连的1个第一N型晶体管TN1，由此相邻的2个存储器单元组101之间共用。另外，与上述相邻的2个存储器单元组101、101对应的2个写入部102、102中，分别各自只配置了在栅极输入写入控制信号WE的第二N型晶体管TN2。
即在本变形例中，由于在位线方向上相邻的至少2个存储器单元组101之间，共用写入部的一部分，这部分带来写入部102的构成元件数的削减，能够谋求小的面积。
另外，本变形例中，共用了2个写入部的一部分，也可以采用共用其全部的结构。
(第三实施方式)图4表示本发明第三实施方式的半导体存储装置的构成。
同图中，多个存储器单元100呈阵列状配置，至少2个以上的存储器单元100构成与同一个位线对BIT、NBIT相连的1个存储器单元组101，在位线方向上存在多个存储器单元组101。对于在位线方向上配置的多个存储器单元组101，存储器单元组101内的一方位线NBIT共用连接，另一方位线BIT经由读出部103与读出用全局位线RGBIT相连。
各存储器单元组101的上述读出部103中所设置的P型晶体管TP1，其栅极与上述另一方位线BIT相连，其源极与给定电源VDD相连，其漏极与读出用全局位线RGBIT相连。
进一步，各存储器单元组101的写入部102，由写入控制信号WE控制的第1个以及第2三态反相器TINV1、TINV2构成。对于上述第1三态反相器TINV1，写入用总位WGBIT与其输入相连，另外一方位线NBIT与其输出相连。另外，对于上述第2三态反相器TINV2，上述一方位线NBIT与其输入相连，另一方位线BIT与其输出相连。
在图4所示半导体存储装置中，在备用状态下，位线对(BIT、NBIT)预充电到给定电位，读出用全局位线RGBIT被放电。读出时，写入控制信号WE成为非激活状态，与选择的存储器单元100相连的字线WL成为激活状态，存储器单元100内的数据向位线BIT上传送。此时，当存储器单元100的数据为“0”时，电流由上述位线BIT向存储器单元100流动，此位线BIT被放电，经由读出部103和读出用全局位线RGBIT输出。另一方面，当存储器单元100的数据为“1”时，没有电流由位线BIT向存储器单元100流动，位线BIT在预充电的状态下，经由读出部103以及读出用全局位线RGBIT输出数据。
与此对应，写入数据时，只有向应进行数据写入的存储器单元100所属的存储器单元组101输入的写入控制信号WE处于激活状态，向写入用全局位线WGBIT传送的写入数据的反相数据经由写入部102的第1三态反相器TINV1向另外一方位线NBIT传送，此反相数据进一步在第2三态反相器TINV2反相，传送到另一方位线BIT。与选择的存储器单元100相连的字线WL成为激活状态，由位线对BIT、NBIT向存储器单元100内写入上述的写入数据。此时，在读出用全局位线RGBIT上读出“1”数据的情况下，即使向另一方位线BIT写入的数据为“0”，读出用全局位线RGBIT的“1”数据也能保持，不被破坏。
因此，本实施方式中，也与上述第一以及第二实施方式同样，即使是单一的读出用全局位线结构，也不增加各个存储器单元100的构成元件数，能够向存储器单元100很好的进行数据写入的同时，使非选择的存储器单元组101内的位线中没有电流流动，不会破坏读出用全局位线RGBIT的读出数据，能够削减电力消耗。
(第四实施方式)图5表示本发明第四实施方式的半导体存储装置的构成。
图5所示的半导体存储装置与上述图4表示的半导体存储装置只有写入部102的构成不同。以下，对该写入部102的内部构成加以说明。
各存储器单元组101的写入部102，具有由写入控制信号WE控制的三态反相器TINV1和串联连接的第一以及第二N型晶体管TN1、TN2。对于上述三态反相器TINV1，写入用全局位线WGBIT与其输入，一方位线NBIT与其输出相连接。另外，对于上述第一N型晶体管TN1，其栅极与一方位线NBIT相连，其源极与接地电源VSS相连，其漏极与第一连接点c1相连。另一方面，对于上述第二N晶体管TN2，其栅极与写入控制信号WE，其源极与上述第一连接点c1相连，其漏极与另一方位线BIT相连。
本实施方式中，备用状态以及读出时的动作和上述图4所示的第三实施方式的半导体存储装置的动作相同。
在数据写入时，只有向应进行数据写入的存储器单元100所属的存储器单元组101输入的写入控制信号WE处于激活状态，向写入用全局位线WGBIT传送的写入数据，在写入部102的三态反相器TINV1被反相向一方的位线对NBIT传送的同时，在写入部102的第一N型晶体管TN1反相，经由第二N型晶体管TN2向另一方位线BIT传送。与选择的存储器单元100相连的字线WL成为激活状态，由位线对(BIT、NBIT)向存储器单元100写入数据。此时，读出用全局位线RGBIT上读出“1”数据的情况下，即使向另一方位线BIT的写入数据为“0”，读出用全局位线RGBIT的“1”数据也能保持，不被破坏。
因此，在本实施方式中，也和上述第一～第三实施方式同样，即使是单一的读出用全局位线结构，也不增加各个存储器单元100的构成元件数，能够向存储器单元100很好的进行数据写入的同时，使非选择的存储器单元组101内的位线中没有电流流动，能够削减电力消耗。
进一步，与图3的情况同样，写入部102的第一N型晶体管TN1，由位线方向上相邻的2个以上的存储器单元组101共用，通过设置共用的写入部300，能够削减写入部102的元件数，更进一步谋求小的面积。
(第五实施方式)图6表示本发明第五实施方式的半导体存储装置的构成。
图6所示的半导体存储装置，与上述图5所示的半导体存储装置只有写入部102的构成不同，以下，对此写入部102的内部构成进行说明。
各存储器单元组101的写入部102，具有第一、第二以及第三N型晶体管TN1、TN2以及TN3。上述第一N型晶体管TN1，其栅极与写入用全局位线WGBIT相连、其源极与接地电源VSS相连、其漏极与第一连接点c1相连。上述第二N型晶体管TN2，在其栅极输入写入控制信号WE，其源极与第一连接点c1相连，其漏极与另一方位线BIT相连。进一步，第三N型晶体管TN3，其栅极与写入控制信号WE相连，其源极与上述写入用全局位线WGBIT相连，其漏极与另外一方位线NBIT相连。
本实施方式中，备用状态以及读出时的动作与上述图4所示的第三实施方式的半导体存储装置的动作相同。
数据写入时，只有向应进行数据写入的存储器单元100所属的存储器单元组101输入的写入控制信号WE处于激活状态，向写入用全局位线WGBIT传送的写入数据，经由写入部102的第三N型晶体管TN3向一方位线NBIT传送的同时，在第一N型晶体管TN1反相，经由第二N型晶体管TN2向另一方位线BIT传送。与选择的存储器单元100相连的字线WL成为激活状态，由位线对(BIT、NBIT)向存储器单元100写入数据。此时，读出用全局位线RGBIT上读出“1”数据的情况下，即使向另一方位线BIT的写入数据为“0”，读出用全局位线RGBIT的“1”数据也能保持，不被破坏。
因此，本实施方式，也和上述第一～第四实施方式同样，即使是单一的读出用全局位线结构，也不增加各个存储器单元100的构成元件数，能够向存储器单元100很好的进行数据写入的同时，使非选择的存储器单元组101内的位线中没有电流流动，能够削减电力消耗。
进一步，与图3的情况同样，写入部102的第一N型晶体管TN1，由位线方向上相邻的2个以上的存储器单元组101共用，通过设置共用的写入部300，能够削减写入部102的元件数，更进一步谋求小的面积。
(发明的效果)正如以上所说明的，依据本发明的半导体存储装置，即使采用由位线对的一方经由读出用全局位线输出存储器单元的数据的构成，由2个以上的存储器单元构成每个存储器单元组，此各存储器单元组的每个中因为设置了写入部，各存储器单元采用通常的6晶体管构成，经由与存储器单元相连的位线对能够很好的向存储器单元进行数据的写入。
另外，依据本发明之九的发明，因为各存储器单元组的写入部的一部分或者全部，由在位线方向上相邻的存储器单元组的写入部共用，所以能够更进一步减少写入部的元件数，削减面积。
进一步，依据本发明之十的发明，写入时，因为只有选择的存储器单元组的写入控制信号激活，在此写入时，未被选择的存储器单元组的位线不动作，因此能够削减写入时的电流消耗。
权利要求
1.一种半导体存储装置，其特征在于，具有多个存储器单元组，其具有一对位线对、以及与所述位线对相连的至少2个以上的存储器单元；读出用全局位线，其与构成所述各存储器单元组的位线对的一方以及另一方位线之中的另一方位线，经由读出部相连接；和写入部，其配置在所述各存储器单元组的每一个中，向相应的自身存储器单元组内的1个存储器单元写入数据。
2.根据权利要求1所述的半导体存储装置，其特征在于，所述各存储器单元组内的所述位线对的所述一方位线，与其它的存储器单元组内的位线对的所述一方位线相连接。
3.根据权利要求1所述的半导体存储装置，其特征在于，具有至少1条以上的写入用全局位线；所述写入用全局位线与所述各存储器单元组的写入部相连接。
4.根据权利要求1所述的半导体存储装置，其特征在于，所述各存储器单元组的写入部具有三态反相器，其输入与所述一对位线之中的所述一方位线连接，其输出与所述另一方位线连接，其控制侧与写入控制信号连接。
5.根据权利要求1所述的半导体存储装置，其特征在于，所述各存储器单元组的写入部具有第一N型晶体管，其栅极与所述位线对之中的所述一方位线连接，其源极与第一电源连接，其漏极与第一连接点连接；和第二N型晶体管，其栅极与写入控制信号连接，其源极与所述第一连接点连接，其漏极与所述一对位线中之中的所述另一方位线连接。
6.根据权利要求3所述的半导体存储装置，其特征在于，所述各存储器单元组的写入部具有第1三态反相器，其输入与所述写入用全局位线连接，其输出与所述一对位线之中的所述一方位线连接，其控制侧与写入控制信号连接；和第2三态反相器，其输入与所述一对位线之中的所述一方位线连接，其输出与所述一对位线之中的所述另一方位线连接，其控制侧与写入控制信号连接。
7.根据权利要求3所述的半导体存储装置，其特征在于，所述各存储器单元组的写入部具有三态反相器，其输入与所述写入用全局位线连接，其输出与所述一对位线之中的所述一方位线连接，其控制侧与写入控制信号连接；第一N型晶体管，其栅极与所述位线对之中的所述一方位线连接，其源极与第一电源连接，其漏极与第一连接点连接；和第二N型晶体管，其栅极与所述写入控制信号连接，其源极与所述第一连接点连接，其漏极与所述一对位线中之中的所述另一方位线连接。
8.根据权利要求3所述的半导体存储装置，其特征在于，所述各存储器单元组的写入部具有第一N型晶体管，其栅极与所述写入用全局位线连接，其源极与第一电源连接，其漏极与第一连接点连接；第二N型晶体管，其栅极与写入控制信号连接，其源极与所述第一连接点连接，其漏极与所述一对位线之中的所述另一方位线连接；和第三N型晶体管，其栅极与写入控制信号连接，其源极与所述写入用全局位线连接，其漏极与所述一对位线之中的所述一方位线连接。
9.根据权利要求1、2、3、5、7或者8所述的半导体存储装置，其特征在于，所述各存储器单元组的所述写入部的一部分或者全部，由至少2个以上的写入部之间共用。
10.根据权利要求1、2、3、4、5、6、7或者8所述的半导体存储装置，其特征在于，所述写入控制信号，根据选择至少2个以上的存储器单元组的地址的解码信号而成为选择以及非选择。
11.根据权利要求1、2、3、4、5、6、7或者8所述的半导体存储装置，其特征在于，所述读出部配置在所述各存储器单元组中的每一个中。
12.根据权利要求11所述的半导体存储装置，其特征在于，所述读出部具有P型晶体管，其栅极与所述一对位线之中的所述另一方位线连接，其源极与第二电源连接，其漏极与所述读出用全局位线连接。
全文摘要
本发明提供一种半导体存储装置，包括多个具有至少2个以上的存储器单元(100)的存储器单元组(101)。各存储器单元组(101)具有读出部(103)和写入部(102)。存储器单元(100)的数据由一方位线(BIT)经由上述读出部(103)从读出用全局位线(RGBIT)读出。写入部(102)被在自身的存储器单元组(101)内的至少2个以上的存储器单元(100)所共用。由此，即使是从位线对的一方经由读出用全局位线输出存储器单元数据的构成，采用通常的6晶体管构成存储器单元，也能够很好的进行向存储器单元的数据写入。
文档编号G11C11/417GK1577620SQ200410063219
公开日2005年2月9日 申请日期2004年6月30日 优先权日2003年7月2日
发明者金原旭成, 辻村和树, 角谷范彦 申请人:松下电器产业株式会社