专利名称：用以改进非易失性存储器中快反向的负电压放电方案的制作方法
技术领域：
本发明通常涉及非易失性存储器装置，且更明确地说涉及用于非易失性存储器装 置的放电方案。
背景技术：
非易失性存储器是一种在去除电力时仍能保留所存储数据的存储器装置类型。现 有的各种类型非易失性存储器包含例如，只读存储器(ROM)、可擦除可编程只读存 储器(EPROM)和电可擦除可编程只读存储器(EEPROM)。 一种类型的EEPROM装置是 快闪EEPROM装置(也称为"快闪存储器")。每一非易失性存储器装置均具有自己的独特特性。举例来说，EPROM装置的存 储器单元使用紫外光来擦除，而EEPROM装置的存储器单元使用电信号来擦除。在常 规快闪存储器装置中，同时擦除存储器单元块。另一方面，ROM装置中的存储器单元 根本无法擦除。EPROM、 EEPROM和快闪存储器通常用在需要可重复编程的非易失 性存储器的计算机系统中。常规快闪存储器装置包含多个存储器单元，每一单元均具有由绝缘层覆盖的浮 栅。也存在重叠所述绝缘层的控制栅极。在所述绝缘层下面是夹在浮栅与控制栅极之 间的另一绝缘层。所述绝缘层为氧化物层且通常称为隧道氧化物。衬底含有掺杂的源 极区和漏极区，其中沟道区设置于源极区与漏极区之间。在快闪存储器装置中，带电的浮栅表示一个逻辑状态，例如，逻辑值"0"，而不 带电的浮栅表示相反的逻辑状态，例如，逻辑值"1"。快闪存储器单元是通过将浮栅 置于所述带电状态中的一者来编程。当从浮栅去除电荷时，不编程或擦除快闪存储器 单元。一种编程快闪存储器单元的方法是通过将已知的电位施加到所述单元的漏极且 将编程电位施加到其控制栅极来实现的。这致使电子被从源极转移到存储器单元的浮 栅。将电子转移到浮栅的编程动作导致存储器单元在读取时传导少于其原本在未编程 状态中所传导的电流。在擦除快闪存储器单元时通常使用大的负电压，例如，高达-9.5伏的电压。 一旦 完成擦除操作，那么必须在固定的时间周期内将所述大负电压(VN)放电到接地电位(例 如，0伏)。通常，n沟道下拉晶体管用于对VN进行放电。由于所述n沟道"放电" 晶体管将具有跨越其源极/漏极端子的大负电压VN(例如，-9.5伏)，因此所述放电晶体管易于形成称为"快反向"的现象。MOSFET快反向通常被定义为其中通过启动 MOSFET源极、本体与漏极之间的寄生双极装置将MOSFET从高电压/低电流状态切 换到低电压/高电流状态的现象。触发电压Vt是与MOSFET快反向相关联的再生效应 开始时的电压。如此项技术中已知，当晶体管具有跨越其漏极区的高电场(即，跨越其源极/漏极 的高电压)时，所述晶体管易于受到快反向的影响。如果将晶体管启动的太快，那么 可发生快反向。也就是说，快反向发生在存在于源极与漏极之间的寄生双极晶体管(出 于ESD目的)放大因启动晶体管所产生的电流时。所述快反向现象在晶体管的源极与 漏极之间产生极高的电流，这是不需要的且可改变存储器装置的性能。美国专利第6,438,032号(其被受让与Micron Technology, Inc.公司且因此以引用 的方式并入本文中)揭示一种用于控制放电晶体管以避免诸如快反向问题的技术。图 1是并入有'032专利中所揭示技术的电荷泵和放电电路50的图解。电路50包含电荷 泵316、放电控制电路324、 NMOS放电晶体管288、放电控制电容器292、 NMOS晶 体管286和PMOS晶体管218。电荷泵316负责产生用于擦除含有电路50的存储器装置的非易失性存储器单元 所需的升高的擦除电压VN。当含有电路50的存储器装置实施擦除操作时，电荷泵316 可由活动(即，高)擦除信号ERASEP来启用。电荷泵316产生的擦除电压VN置于信 号输出线路258上，所述信号输出线路连接到非易失性存储器单元阵列(图1中未显 示)。在发生擦除操作后，ERASEP信号转换到不活动状态(即，低)，去启动电荷泵316 并启用放电控制电路324。放电控制电路324控制通过NMOS放电晶体管288将剩余电压从电荷泵输出258 放电到接地的放电。放电晶体管288通常由电容器292来关闭。在放电期间，放电控 制信号DISCHARGE使放电晶体管的栅极上升，以使得晶体管288在线性区中操作达 规定的时间周期以便以受控、斜升方式对泵电压的一部分进行放电，然后被驱动到饱 和状态以对所述泵电压的任何剩余部分快速放电。现在稍微更详细地描述电路50的操作。当存储器装置实施擦除操作时，电荷泵 316处于活动状态且在信号输出线路258处提供擦除电压VN。当处于活动状态时，电 荷泵316接通NMOS晶体管286，从而将电路节点290耦合到输出线路258上的擦除 电压VN。电路节点290上存在负擦除电压VN确保NMOS放电晶体管288处于不活 动状态且在电荷泵316处于活动状态时不向大地进行传导。另外，负擦除电压VN到 节点290的耦合将放电控制电容器292充电到电压VN。当处于活动状态时，电荷泵 316还关闭PMOS晶体管218,从而将放电控制电路324与电路节点290和负擦除电 压VN隔离。在擦除操作后，ERASEP信号变为不活动(低)且去启动电荷泵316。 NMOS晶体 管286被关闭，从而将电路节点290与信号输出线路258上的电压隔离。同时，PMOS 晶体管218接通，从而将放电控制电路324耦合到电路节点290，电路节点290由经充电的放电控制电容器292维持在负擦除电压VN下。不活动(低)ERASEP信号还启 用放电控制电路324，从而通过PMOS晶体管218将控制信号DISCHARGE(或电流) 提供到电路节点290。所述控制信号DISCHARGE逐渐地将放电控制电容器292充电。 当放电控制电热器292充电时，电路节点290上的电压信号从负擦除电压VN逐渐地 上升到电源电压VCC。电路节点290耦合到NMOS放电晶体管288的栅极且电路节 点290上的上升的电压启动放电晶体管288以将来自信号输出线路258和被停用电荷 泵316的残余电压缓慢地放电。在将来自信号输出线路258的残余电压放电后，放电控制电路324维持对放电晶 体管288的栅极的偏置。这使得放电晶体管288保持启用直到下一擦除操作为止。因此，如图2中所示，'032专利揭示在时间周期Z (即，放电时间)内启动放电 晶体管288(即，使用缓慢斜升DISCHARGE控制信号)以将大的负擦除电压VN(例如， -9.5伏)放电到接地电位(例如，0伏)。本发明的发明人已发现除放电时间外，快反 向现象还取决于其它因素，例如，跨越放电晶体管288的源极/漏极电压。因此，需要 控制跨越非易失性存储器装置的放电晶体管288的源极/漏极电压以大致减轻快反向效 应并改进存储器装置的整体效率和操作。发明内容本发明提供一种控制跨越非易失性存储器装置的放电晶体管的源极/漏极电压以 大致减轻快反向效应并改进存储器装置的整体效率和操作的机制。以上和其它特征和优点是通过提供用于非易失性存储器装置的将放电操作分裂 成两个放电周期的电荷泵和放电电路而在本发明的各种实例性实施例中实现的。在第 一放电周期中，通过一对放电晶体管对将要放电的电压(例如，擦除电压)进行放电， 直到所述放电电压达到第一电压电平为止。穿过所述对放电晶体管的路径由中间控制 电压控制，以使得所述对晶体管中没有一个晶体管进入快反向条件。在第二放电周期 中，通过第三放电晶体管从所述第一电平完全放电剩余的放电电压。
参照附图根据下文所提供的实例性实施例的详细说明，本发明的上述及其他优点及特征将变得更明了，其中图1图解说明用于非易失性存储器装置的常规电荷泵和放电电路； 图2图解说明图1的电路的各部分的放电特性；图3图解说明用于根据本发明实施例构造的非易失性存储器装置的电荷泵和放电电路；图4图解说明图3的电路的各部分的放电特性；图5图解说明根据本发明实施例构造的存储器装置；及图6显示并入有根据本发明实施例构造的至少一个存储器装置的处理器系统。
具体实施方式
图3图解说明用于根据本发明实施例构造的非易失性存储器装置的电荷泵和放电 电路450。电路450包含电荷泵316、放电控制电路324、第一 NMOS放电晶体管288、 放电控制电容器292、 NMOS晶体管286、第二 NMOS放电晶体管410、 PMOS晶体 管218、 PMOS放电晶体管420和电压产生器电路400。在所图解说明的实施例中，电 压产生器电路400包含两个电阻器402、 404，所述两个电阻器作为分压器连接于参考 电压VREF与线路258之间。所述产生器的输出为中间负电压NDIV(将在下文更详细 地描述)。除以下修改外，电路450是以与图1中所图解说明的常规电荷泵和放电电路50 类似的方式构造而成。PMOS放电晶体管420与第一 NMOS放电晶体管288串联连接。 PMOS放电晶体管420的栅极端子经连接以接收来自电压产生器电路400的中间负电 压NDIV。另外，第二NMOS放电晶体管410与其它放电晶体管420、 288并联连接。 第二 NMOS放电晶体管410由第二放电控制信号DISCHARGE2来控制(将在下文更详 细地论述)。参照图3到图5，现在描述本发明的电荷泵和放电电路450的操作。最初，所述 电路以与用于擦除操作的常规电路50 (图1)类似的方式操作。也就是说，电荷泵316 负责产生用于擦除含有电路450的存储器装置的非易失性存储器单元所需的升高的擦 除电压VN。当含有电路450的存储器装置实施擦除操作时，电荷泵316由活动(即， 高)擦除信号ERASEP启用。当处于活动状态时，电荷泵316接通NMOS晶体管286， 从而将电路节点290耦合到输出线路258上的擦除电压VN。电路节点290上存在负 电压VN确保在电荷泵316处于活动状态时NMOS放电晶体管288处于不活动状态且 不导电。另外，负擦除电压VN到节点290的耦合将放电控制电容器292充电到负擦 除电压VN。当处于活动状态时，电荷泵316还关闭PMOS晶体管218,从而将放电 控制电路324与电路节点290和负擦除电压VN隔离。电荷泵316产生的擦除电压VN置于信号输出线路25S上，所述信号输出线路连 接到非易失性存储器单元阵列470(参见图5)。在发生擦除操作后，ERASEP信号转换 到不活动状态(即，低)，从而去启动电荷泵316并启用放电控制电路324。在这一点上，本发明电路450的操作不同于图1的常规电路50。根据本发明，通 过第一 NMOS放电晶体管288和PMOS放电晶体管420将来自电荷泵输出258的剩 余擦除电压放电。PMOS放电晶体管由从产生器400输出的中间负电压NDIV控制。在擦除操作后，ERASEP信号变为不活动状态(低)且去启动电荷泵316。关闭 NMOS晶体管286，以将电路节点290与信号输出线路258上的电压隔离。同时，接 通PMOS晶体管218，以将放电控制电路324耦合到电路节点290，所述电路节点由经充电的放电控制电容器292维持在负擦除电压VN下。不活动(低)ERASEP信号还 启用产生放电控制信号DISCHARGE的放电控制电路324。放电控制信号DISCHARGE 逐渐地将放电控制电容器292充电。当放电控制电容器292充电时，电路节点290上 的电压信号从负擦除电压VN逐渐地上升到电源电压VCC。电路节点290耦合到第一 NMOS放电晶体管288的栅极且电路节点290上的上升的电压启动第一NMOS放电晶 体管288以将来自信号输出线路258和被停用电荷泵316的残余擦除电压放电。NMOS放电晶体管288在被驱动到饱和状态(即，图4上的VCC)之前以受控、斜 升的方式(即，图4上的"缓慢斜升")在线性区中操作规定的时间周期。在所述同一 放电时间周期X期间(图4)， PMOS放电晶体管420由从产生器400输出的中间负电 压NDIV启动。如此，跨越第一 NMOS放电晶体管288的源极/漏极电压的量从VN 减小到近似NDIV-Vtp，其中Vtp是PMOS放电晶体管420的阈值电压。这可防止在 放电操作期间发生快反向。根据本发明，产生器400可经配置以确保中间负电压NDIV 低得足以确保不在第一 NMOS放电晶体管288处发生快反向。PMOS放电晶体管420将在放电周期X结束时关闭，即，在放电负电压NDIV达 到-Vtp(g卩，PMOS放电晶体管420的阈值电压)时。如图4中所示，由于此时负电压 VN并未已完全放电，因此电路450遭受第二放电周期Y。在第二放电周期Y期间， 第二 NMOS放电晶体管410经启动以将剩余擦除电压拉到接地。第二 NMOS放电晶 体管410由第二放电控制信号DISCHARGE2启动，所述第二放电控制信号是在PMOS 放电晶体管420关闭时由非易失性存储器装置的控制电路460(图5)产生。如可在图4中看到，总放电时间Z是第一与第二放电周期的组合(g卩，Z=X+Y)。 如以上所解释，第一放电周期X包含对VN的主放电，而第二放电周期包含到接地的 放电。然而，总放电时间Z与图2中关于常规放电技术所图解说明的放电时间Z相同。 如此，本发明可在不增加放电时间的情况下防止快反向。本发明还确保电路450和存 储器装置本身不会受到快反向效应的影响。根据所图解说明的实施例，通过在电阻器中选择产生器400的分压器电路从其抽 头的点，本发明可精确地控制被施加到PMOS放电晶体管420的栅极的中间负电压 NDIV的准确值。如上所述，跨越第一 NMOS放电晶体管288所见的源极/漏极电压的 量由中间电压NDIV而非大的负电压VN来控制。然而，应了解，可将任何类型的电 压产生器或分压器电路用作电压产生器400。举例来说，产生器400可包括串联连接 的晶体管，所述晶体管具有可从参考电压VREF产生所需电压NDIV的阻抗。另外， 产生器400可为可经控制以输出所需电压NDIV的模拟或数字电路。图6显示处理器系统900，处理器系统900可利用并入有本发明实施例中的一者 的存储器装置500。处理系统900包含耦合到本地总线卯4的一个或一个以上处理器 901。存储器控制器902和主总线桥接器903还耦合到本地总线904。处理系统900可 包含多个存储器控制器902及/或多个主总线桥接器903。存储器控制器902和主总线 桥接器903可整合为单个装置906。存储器控制器902还耦合到一个或一个以上存储器总线907。每一存储器总线907 接受包含本发明的至少一个存储器装置500的存储器组件908。存储器组件908可为 存储器卡或存储器模块。存储器模块的实例包含单在线存储器模块(SIMM)和双在线存 储器模块(DIMM)。存储器组件908可包含一个或一个以上额外装置909。举例来说， 在SIMM或DIMM中，额外装置909可为配置存储器，例如，串行存在检测(SPD) 存储器。存储器控制器902还可耦合到高速缓冲存储器905。高速缓冲存储器905可 为所述处理系统中的唯一高速缓冲存储器。另一选择为，其它装置(例如)处理器901 还可包含高速缓冲存储器，所述高速缓冲存储器可与高速缓冲存储器905形成高速缓 存分级。如果处理系统900包含为总线主控器或支持直接存储器存取(DMA)的外围 装置或控制器，那么存储器控制器902可实施高速缓存一致性协议。如果存储器控制 器902耦合到多个存储器总线907，那么每一存储器总线907均可并行操作或不同的 地址范围可映射到不同的存储器总线907。主总线桥接器903耦合到至少一个外围装置总线910。各种装置(例如，外围装 置或额外的总线桥接器)可耦合到外围装置总线910。所述装置可包含存储控制器911、 各种1/0装置914、次级总线桥接器915、多媒体处理器918及传统装置接口 920。主 总线桥接器903还可耦合到一个或一个以上专用高速端口 922。在个人计算机中(举 例来说)，所述专用端口可为加速图形端口 (AGP)，其用于将高性能视频卡耦合到处 理系统900。存储控制器911经由存储总线912将一个或一个以上存储装置913耦合到外围装 置总线910。举例来说，存储控制器911可为SCSI控制器，而存储装置913可为SCSI 磁盘。1/0装置914可为任何种类的外围装置。举例来说，1/0装置914可为局域网接 口，例如，以太网卡。次级总线桥接器915可用于经由另一总线将额外的装置介接到 所述处理系统。举例来说，次级总线桥接器915可为用于将USB装置917耦合到处理 系统900的通用串行端口 (USB)控制器。多媒体处理器918可为声卡、视频捕捉卡 或任何其他类型的媒体接口，其还可耦合到一种额外装置，例如扬声器919。传统装 置接口 920用于将传统装置921 (例如老式键盘及鼠标)耦合到处理系统900。图6中所图解说明的处理系统900仅是可使用本发明的存储器装置的实例性处理 系统。尽管图6图解说明尤其适用于通用计算机(例如，个人计算机或工作站)的处 理架构，但应认识到可进行已知的修改以将处理系统900配置成更适用于各种应用。 举例来说，可使用较简单的架构来构建需要处理的许多电子装置，所述架构依赖于耦 合到存储器组件908及/或存储器装置500的CPU 901。这些电子装置可包含但不限于 音频/视频处理器和记录器、游戏控制台、数字电视机、有线或无线电话、导航装置(包 含基于全球定位系统(GPS)及/或惯性导航的系统)以及数码相机及/或记录器。修改 可包含(举例来说)去除不必要的组件、添加专用装置或电路及/或整合多个装置。上述过程和装置图解说明可使用和制作的许多方法和装置中的优选方法和典型 装置。以上说明和图式图解说明实现本发明目标、特征和优点的实施例。然而，这并 不打算将本发明严格限定为上述和图解说明的实施例。属于以上权利要求书的精神和 范围内的对本发明的修改(虽然当前不可预见)均应视为本发明的一部分。
权利要求
1、一种用于快闪存储器装置的放电电路，所述电路用于对具有第一电位的第一电压进行放电且连接到所述存储器装置，所述电路包括第一放电电路，其用于在第一放电时间期间将所述第一电压从所述第一电位放电到第二电位；及第二放电电路，其用于在第二放电时间期间将所述第一电压从所述第二电位放电到第三电位。
2、 如权利要求1所述的放电电路，其中所述第一电位为擦除电压，所述第二电 位为中间电压且所述第三电位为接地电位。
3、 如权利要求l所述的放电电路，其中所述第一电路包括 电压产生器，所述电压产生器产生控制电压；一对放电晶体管，所述对中的一者由所述控制电压启动，所述放电晶体管响应于 所述控制电压和第一放电控制信号将所述第一电压从所述第一电位放电到所述第二电 位；及控制电路，其用于产生所述第一放电控制信号。
4、 如权利要求3所述的放电电路，其中所述控制电压具有处于所述第一与第二 电位之间的电位。
5、 如权利要求3所述的放电电路，其中所述对放电晶体管包括第一类型的第一晶体管，其具有连接到所述控制电压的栅极；及 第二类型的第二晶体管，其具有连接到所述第一放电控制信号的栅极， 所述第一晶体管耦合于所述第一电压与所述第二晶体管之间，且所述第二晶体管 耦合于所述第一晶体管与接地电位之间。
6、 如权利要求3所述的放电电路，其中所述电压产生器包括分压器，所述分压 器用于根据参考电压产生所述控制电压。
7、 如权利要求3所述的放电电路，其中所述电压产生器基于预定准则产生所述 控制电压。
8、 如权利要求3所述的放电电路，其中所述第一放电控制信号在所述第一放电 时间的第一部分期间使所述第二晶体管的栅极电压斜升。
9、 如权利要求8所述的放电电路，其中所述第一放电控制信号在所述第一放电 时间的第二部分期间将所述第二晶体管的所述栅极耦合到电源电压。
10、 如权利要求5所述的放电电路，其中所述第二放电电路包括连接在携载所述 第一电压的线路与接地电位之间的晶体管，所述晶体管由第二放电控制信号控制。
11、 一种快闪存储器装置，其包括 快闪存储器单元阵列；电荷泵，其用于在连接到所述阵列的输出线路上提供输出电压，所述输出电压具 有第一电位；及放电电路，其耦合到所述输出电压，所述放电电路包括第一放电电路，其用于在第一放电时间期间将所述输出电压从所述第一电位 放电到第二电位，及第二放电电路，其用于在第二放电时间期间将所述输出电压从所述第二电位 放电到第三电位。
12、 如权利要求11所述的存储器装置，其中所述第一电位为擦除电压，所述第 二电位为中间电压，且所述第三电位为接地电位。
13、 如权利要求11所述的存储器装置，其中所述第一电路包括 电压产生器，所述电压产生器产生控制电压；一对放电晶体管，所述对中的一者由所述控制电压启动，所述放电晶体管响应于 所述控制电压和第一放电控制信号将所述第一电压从所述第一电位放电到所述第二电 位；及控制电路，其用于产生所述第一放电控制信号。
14、 如权利要求13所述的存储器装置，其中所述控制电压具有处于所述第一与 第二电位之间的电位。
15、 如权利要求13所述的存储器装置，其中所述对放电晶体管包括第一类型的第一晶体管，其具有连接到所述控制电压的栅极；及 第二类型的第二晶体管，其具有连接到所述第一放电控制信号的栅极， 所述第一晶体管耦合于所述第一电压与所述第二晶体管之间，且所述第二晶体管 耦合于所述第一晶体管与接地电位之间。
16、 如权利要求13所述的存储器装置，其中所述电压产生器包括分压器，所述 分压器用于根据参考电压产生所述控制电压。
17、 如权利要求13所述的存储器装置，其中所述电压产生器基于预定准则产生 所述控制电压。
18、 如权利要求13所述的存储器装置，其中所述第一放电控制信号在所述第一 放电时间的第一部分期间使所述第二晶体管的栅极电压斜升。
19、 如权利要求18所述的存储器装置，其中所述第一放电控制信号在所述第一 放电时间的第二部分期间将所述第二晶体管的所述栅极耦合到电源电压。
20、 如权利要求15所述的存储器装置，其进一步包括快闪存储器控制电路，其 中所述第二放电电路包括连接在携载所述第一电压的线路与接地电位之间的晶体管， 所述晶体管由从所述快闪存储器控制电路产生的第二放电控制信号控制。
21、 一种系统，其包括-处理器，其耦合到快闪存储器装置，所述快闪存储器装置包括 快闪存储器单元阵列；电荷泵，其用于在到达所述阵列的输出线路上提供输出电压，所述输出电压 具有第一电位；及放电电路，其耦合到所述输出电压，所述放电电路包括第一放电电路，其用于在第一放电时间期间将所述输出电压从所述第一 电位放电到第二电位，及第二放电电路，其用于在第二放电时间期间将所述输出电压从所述第二 电位放电到第三电位。
22、 如权利要求21所述的系统，其中所述第一电位为擦除电压，所述第二电位为中间电压，且所述第三电位为接地电位。
23、 如权利要求21所述的系统，其中所述第一电路包括 电压产生器，所述电压产生器产生控制电压；一对放电晶体管，所述对中的一者由所述控制电压启动，所述放电晶体管响应于 所述控制电压和第一放电控制信号将所述第一电压从所述第一电位放电到所述第二电位；及控制电路，其用于产生所述第一放电控制信号。
24、 如权利要求23所述的系统，其中所述控制电压具有处于所述第一与第二电 位之间的电位。
25、 如权利要求23所述的系统，其中所述对放电晶体管包括 第一类型的第一晶体管，其具有连接到所述控制电压的栅极；及 第二类型的第二晶体管，其具有连接到所述第一放电控制信号的栅极， 所述第一晶体管耦合于所述第一电压与所述第二晶体管之间，且所述第二晶体管耦合于所述第一晶体管与接地电位之间。
26、 如权利要求23所述的系统，其中所述电压产生器包括分压器，所述分压器 用于根据参考电压产生所述控制电压。
27、 如权利要求23所述的系统，其中所述第一放电控制信号在所述第一放电时 间的第一部分期间使所述第二晶体管的栅极电压斜升。
28、 如权利要求27所述的系统，其中所述第一放电控制信号在所述第一放电时 间的第二部分期间将所述第二晶体管的所述栅极耦合到电源电压。
29、 如权利要求25所述的系统，其中所述快闪存储器装置进一步包括快闪存储 器控制电路，其中所述第二放电电路包括连接在携载所述第一电压的线路与接地电位 之间的晶体管，所述晶体管由从所述快闪存储器控制电路产生的第二放电控制信号控 制。
全文摘要
本发明涉及用于非易失性存储器装置的将放电操作分裂成两个放电周期的电荷泵和放电电路(450)。在第一放电周期中，通过一对放电晶体管(288、420)对正在放电的电压(VH)(例如，擦除电压)进行放电，直到放电电压(VN)达到第一电压电平为止。穿过所述对放电晶体管(288、420)的路径由中间控制电压(ndiv)控制，以使得所述对晶体管(288、420)中没有一个晶体管进入快反向条件。在第二放电周期中，通过第三放电晶体管(410)从所述第一电平完全放电剩余的放电电压。
文档编号G11C5/14GK101258554SQ200680032509
公开日2008年9月3日 申请日期2006年7月7日 优先权日2005年7月12日
发明者斯蒂芬·瓜兰德里, 维普·帕特尔 申请人:美光科技公司