用于修复半导体存储器的设备和方法

专利名称：用于修复半导体存储器的设备和方法
技术领域：
本发明大体上涉及半导体存储器，且更明确地说，涉及通过测试存储器区块且用未 指派的备用存储器区块重新映射失效存储器区块来动态检测和修复半导体存储器中的故 障。
背景技术：
半导体存储器通常包括排列成行和列的许多存储器单元。每一存储器单元经构造以 用于以"1"或"0"位的形式存储数字信息。为了将位写入(即，存储)到存储器单元 中，向半导体存储器中的寻址电路提供具有识别所述单元的行("行地址")和列("列地 址")的部分的二进制存储器地址以激活所述单元，且接着向所述单元供应所述位。类似 地，为了从存储器单元读取(即，检索)位，再次使用所述单元的存储器地址来激活所 述单元，且接着从所述单元输出所述位。通常在制作半导体存储器之后对其进行测试以确定其是否含有任何缺陷存储器单元 (即，不能可靠地向其写入位或从其读取位的单元)。 一般来说，当发现半导体存储器含 有缺陷存储器单元时，尝试通过用存储器中的冗余行或列中提供的冗余存储器单元替代 缺陷存储器单元来修复存储器。常规上，当使用冗余行来修复含有缺陷存储器单元的半导体存储器时，通过编程芯 片上的非易失性元件(例如， 一群组熔丝、反熔丝或快闪存储器单元)来将缺陷单元的 行地址永久存储(通常以预解码形式)在上面制作有半导体存储器的芯片上。接着，在 半导体存储器的正常操作期间，如果存储器的寻址电路接收到包括对应于存储在芯片上 行地址之行地址的存储器地址时，存储器中的冗余电路致使存取冗余行中的冗余存储器 单元来代替所接收存储器地址所识别的存储器单元。由于缺陷单元的行中的每个存储器 宇.元具有相同行地址，因而缺陷单元的行中的每个单元(操作的和缺陷的)均由冗余行 中的冗余存储器单元替代。类似地，当使用冗余列来修复半导体存储器时，通过编程芯片上的非易失性元件来 将缺陷单元的列地址永久存储(通常以预解码形式)在芯片上。接着，在半导体存储器 的正常操作期间，如果存储器的寻址电路接收到包括对应于存储在芯片上列地址之列地8址的存储器地址时，存储器中的冗余电路致使存取冗余列中的冗余存储器单元来代替所 接收存储器地址所识别的存储器单元。由于缺陷单元的列中的每个存储器单元具有相同 列地址，因而缺陷单元的列中的每个单元(操作的和缺陷的)均由冗余列中的冗余存储 器单元替代。上文描述的用于使用冗余行和列来修复半导体存储器的过程在此项技术中是众所周 知的，且在以下美国专利中以各种形式描述4,459,685; 4,598,388; 4，601，019; 5,031,151; 5,257,229; 5,268,866; 5,270,976; 5,287,310; 5,355,340; 5,396,124; 5,422,850; 5,471,426; 5,502,674; 5,511,028; 5,544,106; 5'572，470; 5,572,471; 5，583，463和6，199,177。第6,125,067 号和第6,005,813号美国专利揭示使用冗余子阵列来修复半导体存储器。利用例如行、列、子行和子列等冗余存储器元件来修复半导体存储器产生的一个问 题是，通常在制作和测试过程的某点处进行此类修复。这通常是通过编程非易失性元件 (例如，若干群组的熔丝、反熔丝或快闪存储器单元)重新映射冗余备用存储器元件以替 代失效存储器元件来进行的。为了编程这些非易失性元件，通常需要高于正常(例如，操作)的电压。因此，可 选择性地施加相对较高的电压以"烧断"熔丝或反熔丝或者编程快闪存储器单元。此相 对较高的电压通常需要将非易失性元件放置在与敏感装置相距安全距离处，此类极高电 压和/或电流可永久损坏所述敏感装置。 一般来说，不会使用最小特征尺寸来形成这些非 易失性元件，且因此不会使得其在展现于连续代的存储器单元上时尺寸减小。随着存储 器单元存取时间增加，用于比较的地址和数据值的传播时间变得非常重要。因此，将需耍提供一种用于使得非易失性存储的存储器修复信息较迅速可用于存储器寻址电路以便 降低冗余存储器修复区块的存储器存取时间的方法和系统。发明内容本发明提供一种用于修复半导体存储器的设备和方法。在本发明的一个实施例中， 一种修复存储器装置上的一序列存储器单元的方法包括在存储器装置上非易失性编程一 群组可编程元件以存储指示第一存储器单元阵列中的至少一个缺陷存储器单元的第一地 址。将指示所述至少一个缺陷存储器单元的所述第一地址易失性地存储作为第一高速缓 存地址。当第一存储器存取对应于所述第一高速缓存地址时，用至少一个冗余存储器单 元取代所述至少一个缺陷存储器单元。在本发明的另一实施例中，提供一种存储器装置修复电路。所述修复电路包括多个反熔丝和编程逻辑，所述编程逻辑经配置以响应于对应于修复存储器装置上的一序列存 储器单元的编程数据而非易失性编程所述多个反熔丝。所述修复电路进一步包括第一反熔丝逻辑，其经配置以非易失性存储指示第一存储器单元阵列中的至少一个缺陷存储器 单元的第一地址，其中所述第一反熔丝逻辑进一步经配置以将指示所述至少一个缺陷存 储器单元的所述第一地址分配给所述存储器装置上的第一易失性高速缓冲存储器。在本发明的再一实施例中，提供一种存储器装置。所述存储器装置包括第一存储器 单元阵列和第一冗余单元阵列。修复电路经配置以非易失性存储指示所述第一存储器单元阵列中的至少一个缺陷存储器单元的第一地址。第一易失性高速缓冲存储器经配置以 存储对应于指示所述至少一个缺陷存储器单元的所述第一地址的第一高速缓存地址。所 述修复电路进一步经配置以将指示所述第一存储器单元阵列的所述至少一个缺陷存储器 单元的所述第一地址分配给所述存储器装置上的第一易失性高速缓冲存储器。所述存储 器装置进一步包括匹配电路，其经配置以当第一存储器存取对应于所述第一高速缓存地 址时用来自所述第一冗余单元阵列的至少一个冗余存储器单元取代所述第一存储器单元 阵列中的所述至少一个缺陷存储器单元。在本发明的又一实施例中，提供一种上面制作有存储器装置的半导体衬底。所述半 导体衬底包括存储器装置，其包含第一存储器单元阵列、第一冗余单元阵列和修复电路， 所述修复电路经配置以非易失性存储指示所述第一存储器单元阵列中的至少一个缺陷存 储器单元的第一地址。第一易失性高速缓冲存储器存储对应于指示所述至少一个缺陷存储器单元的所述第一地址的第一高速缓存地址，且所述修复电路将指示所述第一存储器 单元阵列的所述至少一个缺陷存储器单元的所述第一地址分配给所述存储器装置上的第 一易失性高速缓冲存储器。当第一存储器存取对应于所述第一高速缓存地址时，匹配电 路用来自所述第一冗余单元阵列的至少一个冗余存储器单元来取代所述第一存储器单元 阵列中的所述至少一个缺陷存储器单元。在本发明的再一实施例中，提供一种电子系统。所述电子系统包括输入装置、输出 装置、存储器装置和耦合到所述输入、输出和存储器装置的处理器装置，其中所述输入、 输出、存储器和处理器装置中的至少一者包括存储器装置。


在附图中，说明当前认为是用于执行本发明的最佳模式的事物图1是根据本发明实施例的存储器装置的方框图；图2是根据本发明实施例的存储器装置的存储器区块的方框图；图3是根据本发明实施例的修复逻辑电路的方框图；图4是根据本发明实施例的反熔丝逻辑和远程反熔丝高速缓冲存储器的逻辑图； 图5是根据本发明实施例配置的反熔丝逻辑的电路图；图6是根据本发明实施例的远程反熔丝高速缓冲存储器的高速缓冲存储器锁存器的电路图；图7说明包括根据本发明实施例配置的存储器装置的半导体晶片；以及 图8是根据本发明实施例的包括存储器装置的电子系统的方框图。
具体实施方式
在以下对本发明的详细描述中，参看形成本文一部分的附图，且在附图中以说明方 式展示其中可实践本发明的特定实施例。所述实施例希望充分详细地描述本发明各方面以使得所属领域的技术人员能够实践本发明。在不脱离本发明范围的情况下，可利用其 它实施例且可作出多种改变。不应在限制意义上对待以下详细描述，且本发明的范围仅 由所附权利要求书界定。图1是根据本发明实施例的存储器装置的方框图。存储器装置100的各个方面类似于常规存储器装置，且因而未展示常规元件以免混淆本发明。存储器装置ioo包括存储器区块ioi，其每一者包括存储器阵列(图2)和冗余单元阵列(图2)，采用所述冗余 单元阵列以替代存储器阵列中的缺陷存储器单元。在修复电路103中通过编程例如反熔 丝(图3)等可编程装置来完成缺陷存储器单元到冗余存储器阵列的重新映射。在本发明的一个实施例中，存储器装置100包括集中修复电路103，其经配置以接 收用于确定存储器阵列内的缺陷存储器单元的先前受管理测试过程中所确定的编程数据 107。用于确定缺陷存储器单元的测试过程的细节是所属领域的技术人员已知的且本文不 再作进一步论述。修复电路103包括识别存储器装置100内的每一存储器阵列的缺陷存 储器单元的位置的经存储或经编程信息。可将修复电路103内的反熔丝分组以唯一识别 相应存储器区块。在本发明的示范性实施例中，存储器装置100包括分割成若干个单独区或存储器区 块101的存储容量。尽管本说明书展现四个单独存储器区块101A到101D，但这个数量 只是说明性的且不应视为对本发明的范围的限制。与存储器装置100内的存储器区块101 的分割一致，存储器区块101A到101D的每一者包括反熔丝高速缓冲存储器131，示范性说明为相应反熔丝高速缓冲存储器131A到131D。尽管修复电路103是可编程装置且维持存储器装置100的存储器区块101A到101D 的每一者的缺陷存储器装置的非易失性编程识别，经由相应串行数据总线133A到133D 向相应存储器区块101A到l(HD发送存储器区块特定的缺陷存储器单元重新映射信息以 进行局部易失性高速缓存。以实例方式而并非限制方式，存储器装置100包括同步动态随机存取存储器装置 (SDRAM)。图1的存储器装置包括一个或一个以上存储器区块101，如相对于图2详细 说明。图2是根据本发明的存储器区块101的一个实施例的方框图。如图2所示，存储 器区块101包括存储器阵列102。存储器阵列102通常包括动态随机存取存储器(DRAM) 装置，其可进一步分段成一个或一个以上存储器库。每一存储器阵列102包括以多个存 储单元(说明为存储单元阵列104)和一个或一个以上冗余单元(本文说明为冗余单元 阵列106)的形式排列成行和列的存储器单元。行解码器108和列解码器110响应于地址 总线112 (ADDRESS)上所提供的地址来存取存储器阵列102的行和列。输入/输出缓冲 器114连接到数据总线116 (DATA)以与存储器阵列102进行双向数据通信。存储器控 制电路118通过对控制线120 (CONTROL)上所提供的输入时钟信号(CLK)和控制信 号作出响应来控制存储器区块101与外部装置之间的数据通信。控制信号包括但不限于 芯片选择(CS*)、行存取选通(RAS*)、列存取选通(CAS*)和写入启用(WE*)。存储器区块101进一步包括读取/写入电路122，其经由多个数字线DO到DN连接到 存储单元且经由列选择线127连接到列解码器110。读取/写入电路122还通过读取和写 入寄存器(未图示)连接到输入/输出缓冲器114。提供冗余读取/写入电路124,其经由 多个成对的冗余数字线DRO到DRX连接到冗余单元。另外，存储器区块101包括冗余地址匹配电路130，其从地址总线112接收当前地址， 且将所述地址与通过先前测试存储器阵列已知含有缺陷存储器单元的地址进行比较。将 识别缺陷存储器单元的地址的信息本地存储或高速缓存在存储器区块101内的反熔丝高 速缓冲存储器131中。在当前地址与反熔丝高速缓冲存储器131内所存储的值匹配发生 时，匹配电路130产生指示当前地址中的存储单元列内的坏位的匹配信号。尽管本说明 书识别列内的缺陷存储器单元和冗余替代，但所属领域的技术人员理解行与列和列与行 的互换性，且希望此类互换性涵盖于本发明范围内。在读取操作中，控制电路118解码线120上的控制信号与地址总线112上的当前地 址的组合以起始读取操作。列选择线127中的一者响应于地址总线112而激活特定列选择(Col Sd X)以存取存储单元阵列104中的一列存储单元。将存储单元的所存取数据 或位经由数字线D0到DN传输到读取/写入电路122。同时，控制电路118激活冗余地址 匹配电路130以将当前列地址与反熔丝高速缓冲存储器131中所识别的具有坏存储单元 的经编程列地址进行比较。如果当前列地址与反熔丝高速缓冲存储器131中所存储的经 编程列地址之间没有匹配，那么将存储单元的数据输出到数据读取寄存器(未图示)且 随后输出到输入/输出缓冲器114和数据总线116。然而，匹配电路130中所识别的当前列地址之间的匹配指示正存取的列具有坏位。 在此情况下，冗余地址匹配电路130激活冗余列选择信号，且将来自冗余单元阵列106 的冗余单元通过冗余数字线DR0到DRX中的一者连接到冗余读取/写入电路124且接着 连接到读取/写入电路122以从存储单元阵列104取代缺陷存储器单元。将来自存储单元 阵列104的非缺陷存储器单元的或来自冗余单元阵列106的替代或冗余存储器单元的数 据输出到数据读取寄存器(未图示)且随后输出到输入/输出缓冲器114和数据总线116。在写入操作中，以相反路径将数据写入到存储单元或冗余单元。将数据总线116处 的数据或位传输到输入/输出缓冲器114且接着传输到数据写入寄存器(未图示)。从数 据写入寄存器，将数据传输到读取/写入电路122。如果在当前列地址与反熔丝高速缓冲 存储器131中所存储的编程地址之间没有匹配，那么将数据传输到数字线D0到DN且传 输到存储单元阵列104中。然而，匹配电路130中所识别的当前列地址之间的匹配指示正存取的列具有坏位。 在此情况下，冗余地址匹配电路130激活冗余列选择信号，且将来自冗余单元阵列106 的冗余单元通过冗余数字线DR0到DRX中的一者连接到冗余读取/写入电路124且接着 连接到读取/写入电路122以从存储单元阵列104取代缺陷存储器单元。随后将位写入到 冗余单元或冗余单元阵列106的一者中。图3说明根据本发明实施例的缺陷存储器单元修复电路和方法。本发明的各种实施 例针对于通过使用冗余存储器单元来修复缺陷存储器阵列。所述修复方法通过测试存储 器装置的各种存储器阵列且识别缺陷存储器单元来修复存储器装置的一序列存储器单 元。存储器装置包括非易失性可编程元件，其能够存储地址或可用于识别缺陷存储器单 元的地址的其它指示符。在一个实施例中，可编程元件经配置为反熔丝，其具体制作和 功能是所属领域的技术人员已知的。修复方法利用修复电路103来接收、保持识别缺陷存储器单元的信息并使得各种存 储器区块可利用所述信息。在本发明的一个实施例中，修复电路103共同定位且可甚至在中心定位。众所周知，技术进步使得减小了存储器单元尺寸和基本支持电路(例如， 读出放大器)的尺寸，而且降低了操作电压和电流。另外，技术进步使得减小了存储器 区块的各种元件的尺寸。然而，还众所周知，编程例如反熔丝等可编程元件需要使用较 大电压和/或电流来有效改变存储元件，从而致使存储元件保持编程状态。尽管可编程元 件还可在技术上发展到需要降低的电压/或电流的较小尺寸，但在敏感存储器区块组件附 近设置较高电位是不理想的。参看图3，修复电路103包括一个或一个以上反熔丝逻辑区块109，其每一者含有一 个或一个以上可编程元件(本文描述为反熔丝)。为了编程所述可编程元件，编程反熔丝 逻辑105接收识别缺陷存储器单元的地址的编程数据107。编程反熔丝逻辑105耦合到 反熔丝逻辑区块109且将缺陷存储器单元地址编程到相应可编程元件中。编程反熔丝逻 辑105可被配置为串行加载并行输出寄存器，其耦合到相应反熔丝逻辑区块109中的每 一者。本发明的缺陷存储器单元修复方法进一步包括将每一反熔丝逻辑区块的反熔丝数据 分配或传输到相应存储器区块和所述数据被施加至的相应存储器阵列。因此，每一反熔 丝逻辑区块109借助于串行数据总线133耦合到相应反熔丝高速缓冲存储器131，其中 在一个实施例中根据时钟1八和/或时钟_2 111B来同时传送相应反熔丝数据。根据图3的 示范性说明，示范性数量的四个反熔丝逻辑区块109A到109D被说明为经由相应串行数 据总线133A到133D耦合到反熔丝高速缓冲存储器131A到131D。应了解，存在有效利用存储器装置上的可用区域的强大诱因。因此，本发明的一个 实施例将串行数据总线133实施为串行分配线，其中存储在每一反熔丝逻辑区块中的反 熔丝数据从并行存储格式转换为串行输出格式。非易失性驻存在修复电路103中的反熔 丝数据的分配可在存储器装置的启动阶段期间(例如在对存储器装置通电之后)分配给 相应易失性反熔丝高速缓冲存储器131。图4说明根据本发明实施例的反熔丝逻辑区块和反熔丝高速缓冲存储器的方框图。 经由编程反熔丝逻辑105 (图3)的至少一部分105'的编程接口 119-1到119-X来非易失 性编程所述反熔丝逻辑区块109中的每一者。所属领域的技术人员了解到，与在存储器 装置的常规数据存储和检索功能期间所利用的电压和/或电流相比，编程例如反熔丝等可 编程元件利用大得多的电压和/或电流。因此，反熔丝113-1到113-X可通常被设置在最大限度减小且防止较大电压和/或较 大电流对存储器装置的常规存储器元件的有害影响的位置处。因此，本发明的反熔丝区块逻辑区块109包括配置有用于非易失性存储相应逻辑状态和从存储元件检索相应逻辑 状态的电路和逻辑的反熔丝113。反熔丝113进一步经配置以检索逻辑状态并根据并行到 串行传输方法来传达它们。具体地说，时钟1即111同步地对反熔丝113-1到113-N的 每一者计时，直到存储在反熔丝逻辑区块109中的逻辑状态的每一者经由串行数据总线 133从反熔丝逻辑区块109串行传送到相应反熔丝高速缓冲存储器131为止。反熔丝高速缓冲存储器131经配置以在通常邻近于每一存储器阵列的匹配电路130 且可由所述匹配电路130存取的位置中提供所存储值的本地高速缓存。由于反熔丝高速 缓冲存储器X 131不需要容纳高反熔丝编程电压和/或电流，因而反熔丝高速缓冲存储器 131可实施为区域尺寸制作成类似于周围存储器区块101组件的区域尺寸的存储器存储 元件。另外，由于反熔丝高速缓冲存储器131包括具有周围存储器区块电路的特征大小 和尺寸的电路和逻辑元件，因而反熔丝高速缓冲存储器131还可经受工艺特征大小减小 和与相关存储器单元阵列的集成。本发明的反熔丝高速缓冲存储器131可经配置以包括设置为cashe latch—1到cashe latch一N的一连串存储元件。在图4的具体说明中，展示任意数量的5个latches—X且其 对应于相应数量的反熔丝113。不应将此类说明的数量视为限制性的。继续参看图4，高 速缓冲存储器锁存器115-1到高速缓冲存储器锁存器115-5经配置以串行加载有经由串行 数据总线133从非易失性反熔丝逻辑区块109接收的反熔丝数据。在一个实施例中，反 熔丝数据由时钟2即117串行加载，所述时钟2即117将反熔丝数据依序输出到相应锁 存器。 一旦将反熔丝数据高速缓存在反熔丝高速缓冲存储器131的相应高速缓冲存储器 锁存器115中，所述数据便可经由高速缓冲存储器锁存器输出125-1到125-5而对匹配电 路130可用以进行地址比较。图5说明根据本发明实施例的反熔丝。如所陈述的，反熔丝113经配置以进行编程 从而非易失性保持对应于所检测缺陷存储器单元的地址的一部分的经编程状态。另外， 反熔丝113进一步经配置以将所存储逻辑状态加载到串行总线上且沿着所述串行总线通 过反熔丝113串行传送所述数据的其它阶段。具体地说，反熔丝113包括反熔丝存储元 件200,其通过来自编程反熔丝逻辑部分105'的编程信号119来非易失性编程。以实例方 式而并非限制方式，反熔丝存储元件200经说明为反熔丝电容器，但可经配置为任何数 目的可编程装置，如所属领域的技术人员已知的。一旦被非易失性编程，在(例如)存储器装置通电状态时，加载信号202便将反熔 丝存储元件200的阻抗切换到串行信号线121上，在一个实施例中，所述串行信号线121由预充电装置204上拉。串行信号线121的所得逻辑电平输入到第一锁存器206且由时 钟1计时以通过第一通门210而到达第二锁存器208。 一旦反熔丝存储元件200的逻辑值 "俘获"在第一通门210与第二通门212之间，加载信号202便将反熔丝存储元件200的 阻抗与串行信号线121断开，以允许先前反熔丝(N-l) 113的逻辑电平在时钟1的另一 阶段上串行传播通过第一锁存器206。时钟1的后续阶段还提升第二锁存器208处保持的 逻辑电平以传递到后续反熔丝(N+l) 113。时钟1循环用于将每一反熔丝数据依序传输 通过反熔丝逻辑区块109 (图4)所必需的次数。图6说明根据本发明实施例的高速缓冲存储器锁存器。如所陈述的，高速缓冲存储 器锁存器115经配置以易失性保持对应于所检测缺陷存储器单元的地址的一部分的编程 状态。另外，高速缓冲存储器锁存器115进一步经配置以从串行总线接收所存储的逻辑 状态且沿着高速缓冲存储器锁存器的连续串行阶段将反熔丝数据串行传送通过高速缓冲 存储器锁存器115。具体地说，高速缓冲存储器锁存器115包括第一锁存器220，其用于从串行信号线 135接收反熔丝数据。串行信号线135的所得逻辑电平输入到第一锁存器220且由时钟2 计时以通过第一通门224而到达第二锁存器222。 一旦反熔丝数据的逻辑电平"俘获" 在第一通门224与第二通门226之间，便保持所述逻辑电平并将其在高速缓冲存储器锁 存器输出125上输出作为反熔丝高速缓冲存储器数据，或如果整个串行序列的反熔丝数 据尚未完全加载到反熔丝高速缓冲存储器131 (图4)中，那么在时钟2的后续阶段上将 逻辑电平转发到高速缓冲存储器锁存器(N+l) 115的后续者。时钟2循环用于将每一反 熔丝数据依序传输通过反熔丝高速缓冲存储器131 (图4)所必需的次数。 一旦将整个序 列的反熔丝数据加载到反熔丝高速缓冲存储器131的高速缓冲存储器锁存器115-1到 115-5，计时便停止且匹配电路130便可经由高速缓冲存储器锁存器输出125-1到125-5 得到反熔丝数据。如图7所示，如上文所述的存储器装置100制作在半导体晶片250上。应了解，存 储器装置IOO还可制作在各种各样的其它半导体衬底上。存储器装置IOO进一步包括至 少一个存储器区块101和修复电路103，如上文描述。如图8所示，电子系统260包括输入装置262、输出装置264、处理器装置266和存 储器装置268，所述存储器装置268并入有存储器装置100，如参看本发明的一个或一个 以上实施例描述的。而且，应注意，存储器装置IOO可并入到输入、输出和处理器装置 262、 264和266中的任一者中。虽然已经参看特定实施例描述了本发明，但本发明不限于这些描述的实施例。而是， 本发明仅由所附权利要求书限制，所述权利要求书在其范围内包括所有根据所描述的本 发明原理进行操作的等效装置或方法。
权利要求
1. 一种修复存储器装置上的一存储器单元序列的方法，其包含在存储器装置上非易失性编程一可编程元件群组以存储指示第一存储器单元阵列中的至少一个缺陷存储器单元的第一地址；易失性存储对应于指示所述至少一个缺陷存储器单元的所述第一地址的第一高速缓存地址；以及当第一存储器存取对应于所述第一高速缓存地址时，用至少一个冗余存储器单元取代所述至少一个缺陷存储器单元。
2. 根据权利要求1所述的方法，其中所述非易失性编程包括编程反熔丝以存储指示所 述至少一个缺陷存储器单元的所述第一地址。
3. 根据权利要求1所述的方法，其中易失性存储第一高速缓存地址包括将指示所述至 少一个缺陷存储器单元的所述第一地址分配给所述存储器装置上的第一易失性高 速缓冲存储器。
4. 根据权利要求3所述的方法，其中分配所述第一地址进一步包括将所述第一地址串 行转发到所述第一易失性高速缓冲存储器。
5. 根据权利要求l所述的方法，其进一步包含在所述存储器装置上非易失性编程所述可编程元件群组以存储指示第二存储器 单元阵列中的至少另一缺陷存储器单元的第二地址；易失性存储对应于指示所述至少另一缺陷存储器单元的所述第二地址的第二高 速缓存地址；以及当第二存储器存取对应于所述第二高速缓存地址时，用至少另一冗余存储器单元 取代所述至少另一缺陷存储器单元。
6. 根据权利要求5所述的方法，其中存储所述第一高速缓存地址和存储所述第二高速 缓存地址包含将所述第一和第二高速缓存地址存储在所述第一和第二存储器单元阵列的各自附近处。
7. 根据权利要求1所述的方法，其中易失性存储所述第一高速缓存地址在所述存储器 装置启动期间发生。
8. 根据权利要求5所述的方法，其进一步包含中心非易失性存储所述第一和第二地址；以及 空间易失性存储所述第一和第二高速缓存地址。
9. 一种存储器装置修复电路，其包含多个反熔丝；编程逻辑，其经配置以响应于对应于修复存储器装置上的一存储器单元序列的编 程数据而非易失性编程所述多个反熔丝；以及第一反烙丝逻辑，其经配置以非易失性存储指示第一存储器单元阵列中的至少一 个缺陷存储器单元的第一地址，所述第一反熔丝逻辑进一步经配置以将指示所述至 少一个缺陷存储器单元的所述第一地址分配给所述存储器装置上的第一易失性高 速缓冲存储器。
10. 根据权利要求9所述的存储器装置修复电路，其中所述第一反熔丝逻辑进一步包括 并行到串行电路，其经配置以将所述第一地址串行分配给所述第一易失性高速缓冲 存储器。
11. 根据权利要求9所述的存储器装置修复电路，其进一步包含第二反熔丝逻辑，其经配置以非易失性存储指示第二存储器单元阵列中的至少另 一缺陷存储器单元的第二地址，所述第二反熔丝逻辑进一步经配置以将指示所述至 少另一缺陷存储器单元的所述第二地址分配给所述存储器装置上的第二易失性高 速缓冲存储器。
12. 根据权利要求11所述的存储器装置修复电路，其中所述第一和第二反熔丝逻辑经配 置以分别将所述第一和第二地址分配给所述第一和第二存储器单元阵列的各自附 近处的所述第一和第二易失性高速缓冲存储器。
13. 根据权利要求9所述的存储器装置修复电路，其中所述第一反熔丝逻辑进一步经配 置以在所述存储器装置启动期间将所述第一地址分配给所述第一易失性高速缓冲 存储器。
14. 根据权利要求11所述的存储器装置修复电路，其中所述第一和第二反熔丝逻辑经中 心设置且所述第一和第二地址在空间上被分配给所述第一和第二易失性高速缓冲 存储器。
15. —种存储器装置，其包含第一存储器单元阵列和第一冗余单元阵列；修复电路，其经配置以非易失性存储指示所述第一存储器单元阵列中的至少一个 缺陷存储器单元的第一地址；第一易失性高速缓冲存储器，其经配置以存储对应于指示所述至少一个缺陷存储 器单元的所述第一地址的第一高速缓存地址，所述修复电路进一步经配置以将指示 所述第一存储器单元阵列的所述至少一个缺陷存储器单元的所述第一地址分配给所述存储器装置上的所述第一易失性高速缓冲存储器；以及匹配电路，其经配置以当第一存储器存取对应于所述第一高速缓存地址时，用来 自所述第一冗余单元阵列的至少一个冗余存储器单元取代所述第一存储器单元阵 列中的所述至少一个缺陷存储器单元。
16. 根据权利要求15所述的存储器装置，其中所述修复电路包括多个反熔丝；编程逻辑，其经配置以响应于对应于修复存储器装置上的一存储器单元序列的编 程数据而非易失性编程所述多个反熔丝；以及第一反熔丝逻辑，其经配置以非易失性存储指示第一存储器单元阵列中的至少一 个缺陷存储器单元的第一地址，所述第一反熔丝逻辑进一步经配置以将指示所述至 少一个缺陷存储器单元的所述第一地址分配给所述存储器装置上的第一易失性高 速缓冲存储器。
17. 根据权利要求16所述的存储器装置，其中所述第一反熔丝逻辑进一步包括并行到 串行电路，其经配置以将所述第一地址串行分配给所述第一易失性高速缓冲存储器。
18. 根据权利要求15所述的存储器装置，其进一步包含第二反熔丝逻辑，其经配置以非易失性存储指示第二存储器单元阵列中的至少另 一缺陷存储器单元的第二地址，所述第二反熔丝逻辑进一步经配置以将指示所述至 少另一缺陷存储器单元的所述第二地址分配给所述存储器装置上的第二易失性高 速缓冲存储器。
19. 根据权利要求18所述的存储器装置，其中所述第一和第二反熔丝逻辑经配置以分 别将所述第一和第二地址分配给所述第一和第二存储器单元阵列的各自附近处的 所述第一和第二易失性高速缓冲存储器。
20. 根据权利要求16所述的存储器装置，其中所述第一反熔丝逻辑进一步经配置以在 所述存储器装置启动期间将所述第一地址分配给所述第一易失性高速缓冲存储器。
21. 根据权利要求18所述的存储器装置，其中所述第一和第二反熔丝逻辑经中心设置 且所述第一和第二地址在空间上被分配给所述第一和第二易失性高速缓冲存储器。
22. —种上面制作有半导体存储器装置的半导体衬底，所述半导体存储器装置包含第一存储器单元阵列和第一冗余单元阵列；修复电路，其经配置以非易失性存储指示所述第一存储器单元阵列中的至少一个 缺陷存储器单元的第一地址；第一易失性高速缓冲存储器，其经配置以存储对应于指示所述至少一个缺陷存储 器单元的所述第一地址的第一高速缓存地址，所述修复电路进一步经配置以将指示所述第一存储器单元阵列的所述至少一个缺陷存储器单元的所述第一地址分配给 所述存储器装置上的所述第一易失性高速缓冲存储器；以及匹配电路，其经配置以当第一存储器存取对应于所述第一高速缓存地址时，用来自所述第一冗余单元阵列的至少一个冗余存储器单元来取代所述第一存储器单元 阵列中的所述至少一个缺陷存储器单元。
23. 根据权利要求22所述的半导体衬底，其中所述修复电路包括多个反熔丝；编程逻辑，其经配置以响应于对应于修复存储器装置上的一存储器单元序列的编 程数据而非易失性编程所述多个反熔丝；以及第一反熔丝逻辑，其经配置以非易失性存储指示第一存储器单元阵列中的至少一 个缺陷存储器单元的第一地址，所述第一反熔丝逻辑进一步经配置以将指示所述至 少一个缺陷存储器单元的所述第一地址分配给所述存储器装置上的第一易失性高 速缓冲存储器。
24. 根据权利要求22所述的半导体衬底，其中所述第一反熔丝逻辑进一步包括并行到 串行电路，其经配置以将所述第一地址串行分配给所述第一易失性高速缓冲存储 器。
25. 根据权利要求22所述的半导体衬底，其进一步包含第二反熔丝逻辑，其经配置以非易失性存储指示第二存储器单元阵列中的至少另 一缺陷存储器单元的第二地址，所述第二反熔丝逻辑进一步经配置以将指示所述至 少另一缺陷存储器单元的所述第二地址分配给所述存储器装置上的第二易失性高 速缓冲存储器。
26. 根据权利要求24所述的半导体衬底，其中所述第一和第二反熔丝逻辑经配置以分 别将所述第一和第二地址分配给所述第一和第二存储器单元阵列的各自附近处的 所述第一和第二易失性高速缓冲存储器。
27. 根据权利要求22所述的半导体衬底，其中所述第一反熔丝逻辑进一步经配置以在 所述存储器装置启动期间将所述第一地址分配给所述第一易失性高速缓冲存储器。
28. 根据权利要求24所述的半导体衬底，其中所述第一和第二反熔丝逻辑经中心设置 且所述第一和第二地址在空间上被分配给所述第一和第二易失性高速缓冲存储器。
29. —种电子系统，其包含输入装置、输出装置、存储器装置和耦合到所述输入、输出 和存储器装置的处理器装置，所述输入、输出、存储器和处理器装置中的至少一者 包括存储器装置，所述存储器装置包含第一存储器单元阵列和第一冗余单元阵列；修复电路，其经配置以非易失性存储指示所述第一存储器单元阵列中的至少一个 缺陷存储器单元的第一地址；第一易失性高速缓冲存储器，其经配置以存储对应于指示所述至少一个缺陷存储 器单元的所述第一地址的第一高速缓存地址，所述修复电路进一步经配置以将指示 所述第一存储器单元阵列的所述至少一个缺陷存储器单元的所述第一地址分配给 所述存储器装置上的所述第一易失性高速缓冲存储器；以及匹配电路，其经配置以当第一存储器存取对应于所述第一高速缓存地址时，用来自所述第一冗余单元阵列的至少一个冗余存储器单元取代所述第一存储器单元阵 列中的所述至少一个缺陷存储器单元。
全文摘要
本发明提供一种用于修复半导体存储器装置的设备和方法，其包括第一存储器单元阵列、第一冗余单元阵列和修复电路，所述修复电路经配置以非易失性地存储指示所述第一存储器单元阵列中的至少一个缺陷存储器单元的第一地址。第一易失性高速缓冲存储器存储对应于指示所述至少一个缺陷存储器单元的所述第一地址的第一高速缓存地址。所述修复电路将指示所述第一存储器单元阵列的所述至少一个缺陷存储器单元的所述第一地址分配给所述第一易失性高速缓冲存储器。当第一存储器存取对应于所述第一高速缓存地址时，匹配电路用来自所述第一冗余单元阵列的至少一个冗余存储器单元来取代所述第一存储器单元阵列中的所述至少一个缺陷存储器单元。
文档编号G11C29/00GK101253576SQ200680032046
公开日2008年8月27日 申请日期2006年6月14日 优先权日2005年6月29日
发明者克里斯·G·马丁, 布伦特·基斯, 特洛伊·A·曼宁 申请人:美光科技公司