专利名称：非易失性存储装置及其擦除方法
技术领域：
本发明主要涉及半导体存储器，并且具体地，本发明涉及非易失性存储装置 以及非易失性^^者装置的擦除方法。
背景技术：
图1中图示了传统NAND闪存装置的单元串结构的示例。 参考图1,第一单元串10包括选通(gated)到各自字线WLO:3^的闪存单元 MC<0:31>。闪存单元MCO:31〉串联连接在:^kii择晶体管GST和串选择晶体管 SST之间。M^择晶体管GST选通到Mi4择线GSL，以及串选择晶体管SST选通 到串选择线SSL。同样，如所示，第一单元串10连接在位线1HB—BL和公共选择 线CSL之间。相类似地配置第二单元串20,其包括选通到各自字线WLO:31〉的闪存单元 MC<0，:31，>。闪存单元MC<0，:3^>串l^接在i^kit择晶体管GST，和串选择晶体管 SST，之间。地选择晶体管GST，选通到地选择线GSL，以及串选择晶体管SST，选通 到串选择线SSL。第二单元串20连接在位线PGM—BL和公共选择线CSL之间。每个闪存单元MC可以是^ft一位数据的单位(single-bit)存储器元件，或存储 两个或多个位数据的多位存储器元件。如本领域技术人员所^^口的，通过改变该 单元的阈值电压，在每个单元中存储数据。例如，在单位单元的情况中将每个单 元编程为两个阈值分布中的一个，以及在两位单元的情况中将每个单元编程为四 个阈值分配中的一个。图2是表述用于对多位单元(MBC)编程的编编程列示例的图。特别地，示 出的示例用于对两位闪存单元编程。在图中，钟型曲线指示了多位闪存单元的不 同编程状态的阈值电压分布，并且VR1 -VR3代表用于在多位闪存单元的读操作 中的读字线电压。通常，在NAND-型闪存系统中，在编程之前，^f诸单元置于"擦P余状态"。在 图2中，擦除状态是最低的阈值电压分布，并且赋值两位数据值"ll"。图的三个更 高阈值电压分布对应"编程状态"并JU人而赋值两位数据值"10"、 "00"和"01"。为了将一单元从擦除状态"11"编程为编程状态"10"、 "00，，或"01"的任意一个，选择#^亍三个编程操作序列。才^t^说，在两位数据值的LSB从'T，变成"O"的单元上，执行 最〗tt效位(LSB)编程(编程1)操作。在编程1中LSB改变和两位数据值的 MSB从'T，变成"O，，的单元上，拟亍第一最高有效位(MSB)编程(编程2)操作。 在只是MSB从"l"变成"O"的单元上，^Mt第二最高有效位(MSB )编程(编程3 )。参考图3和4的电路图，现在将说明在其中图示的^^诸单元"B"(图4)的编 程。如图所示，存储单元B(也就是，编程单元B) #^至字线WL28和编程位线 PGM_BL。具有编程位线PGM—BL的NAND串于此称为编程串。图4还图示了连 接到字线WL28和位线IHB一BL的存储单元"A"。不对这个存储单元编程并且该存 储单元称为包含在禁止串内的禁止单元A。传统地，从字线WL0到字线WL31顺次^L^亍编程操作。参考图3，在其中串 选择线SSLiiJ'J VCC和阈值电压Vth之间的电压(Vsel)的初始建立周期(tl ~ t3)之后，通过电压Vpass (例如约8V)提供至每个字线WL<0:31>。然后，在时 刻t3,字线WL28的电压升至编程电压Vpgm (例如约18V)。在此期间，发生对 ^f诸单元B的阈值电压编程。然后，在时刻t5，字线WL28的电压开始下降，并 且在时刻t6,所有的字线WL电压降至0V。当编程单元B编程时，其中通过OV电压^/。至位线PGM一BL ^> OV电压 至块，并且编程电压Vpgm 。至字线WL28。在这个状态中，在编程电压B中 感应F-N隧穿，因此如本领域所v^口的增加其的阈值电压。其间，由于其中由提 供参考电压VCC至禁止位线1HB一BL导致块的自升压(self boosting),在禁止单元 之内不发生F-N隧穿。在图4的示例中，在禁止串中的存储单元处于擦除状态("11")。在这些单元 中，合所得结果的单元的低阈值产生高升压效率，阻止F-N隧穿。相反，图5图 示了其中对编程串的^f诸单元D编程，并且禁止串的^H诸单元C编程为禁止的示 例。连接到禁止串的字线WLO:27〉的存储单元，处于编程状态"00"。在这种情况 下，升压效率低，并且禁止串单元间的电荷共享效应不利地引起单元中的F-N隧 穿。通常，这称为"编程扰动，，效应。可通过^l^'局部升压方案"来减小编程扰动。参考图6 (其中要对D单元编 程)，扭^于局部升压方案，例如，通过对在接收编程电压Vpgm的字线前的一个或 多个字线提供电压Vlocal (例如，~2V)。在图6的示例中，^是供编程电压至字线 WL28,并且提供电压Vlocal至两个在前字线WL27和WL26。剩余字线接收电压Vpass。通过阻碍电荷共享至禁止串中的编程禁止E单元的邻近存储单元 MC<0:25>,减小编程扰动。然而，如果^f渚单元MC26和MC27处于擦除状态("11")，则局部升压不能有效地阻碍禁止串中的电荷共享路径。上述的传统技术会由于存储单元过擦除而受到损害。如图7中所示，上面的 图(a)图示了其中如早先表述的状态为"ll"擦除状态的阔值电压的正常分布。图 中的参考特征'、1"代表图6的编程禁止E单元在擦除状态的阈值电压。在利用局 部升压的(F单元的)编程操作之后，E单元的阈值电压会下降到正常分布以下。 在图7下面的图(b)中，其以参考特征"x2，，图示。结果，随后E单元的编程导致 误差。在避免该问题的努力中，有可能与每次擦除例行程序一起，执行预编程(pre-program )(或编程后post-program)操作。然而，这样的操作显著地增加了 总处理时间。发明内容根据本发明的一个方面，提供非易失性NAND闪速半导体^^诸装置，其被配 置以分别在擦除操作之前和之后，执行预编程操作和编程后操作之一。每个预编 程操作和编程后操作包括提供编程电压至定义存储装置的字线块的多个字线的子集。根据本发明的另一方面，提供存储装置，包括存储单元阵列，该存储单元阵 列包括多个非易失^^诸串，其中每个非易失性^f诸串包括n个非易失性^f诸单元， 并且其中n为整数。^f^装置进一步包括分别与每个非易失务賭串的n个非易失 性^^诸单^目交的n个字线，配置以响应地址提供电压至字线的解码器，以及提 供电压至解码器以分别在擦除搡作之前和之后，扭^亍预编程操作和编程后操作中 的至少一个的擦除控制器。每个预编程和编程后操作包括提供编程电压至定义存 储装置字线块的多个字线的子集。根据本发明的又一方面，提供电子系统，包括操作;W禹合到非易失性存储装 置的樣么处理器。其配置为分别在擦除操作之前和之后，至少扭A亍预编程搡作和编 程后操作中的一个，每个预编程和编程后操作包括提供编程电压至定义存储装置 字线块的多个字线的子集。根据本发明的又一方面，提供操作NAND型闪存装置的方法，包括在擦除操 作执行之前和之后预编程操作和编程后操作中的至少一个的过程中，提供编程电 压至字线块的字线的子集。根据本发明的另一方面，提供控制NAND型非易失存储装置的方法，包括执 行其中编程电压提供至字线块的字线第一集(first set)以及通过电压提供至字线块 的字线剩余集(remaining set)的预编程操作，以及在预编程操作之后执行字线块 的擦除操作。根据本发明的又一方面，提供NAND型非易失务賭装置的控制方法，包括执 行字线块的擦除操作，以及执行其中编程电压提供至字线块的字线第一组字线以 及通过电压(passvoltage)提供至字线块的剩余字线组的编程后操作。
参考附图，从下列详细表述中，本发明的上述和其他方面将变得显而易见。图1图示了传统非易失性^f诸装置的NAND串；图2图示了描述传统非易失性^(诸装置编程的阈值电压图；图3图示了在传统非易失性存储装置编程过程中提供至字线的电压；图4至图6图示用于描必十传统非易失性存储装置的编程、电荷共享和局部升压方案的NAND串；图7(a)和(b)图示了用于描#传统非易失性^^诸装置中存储单元过擦除的阈值电压图；图8图示了根据本发明实施例的^^诸系统的结构图；图9至图12图示用于描述根据本发明实施例的编程后和预编程操作的NAND串；图13至图18是用于描述根据本发明实施例的擦除例frf呈序的流程图；以及 图19是根据本发明实施例的电子系统的结构图。
具体实施方式
现在将要通过几个优选的但非P艮制的发明实施例，描述本发明。仅仅作为示 例提出实施例，并且不认为发明限于示例性实施例的特定结构和/或特征。应该明 白，当一个部件被称之为"在"另一个部件"上"，"与"另一个部件"连 接"或"与'，另一个部件"耦合"时，它可以直接在其它部件上，与其它 部件连接或与其它部件耦合，或可能存在中间部件。相反，当一个部件被 称之为"直接在"另一个部件"上"，"直接与"另一个部件"连接"或"直 接与"另一个部件"耦合"时，不存在中间部件。本发明的一个或多个实施例指向非易失性半导M储装置，配置非易失性存 储装置以分别在擦除操作之前和之后执行预编程操作和/或编程后操作。通常，预 编程和/或编程后操作的特征是提供编程电压至定义务賭装置字线块的多个字线的子集(subset)。例如，在每个预编程和编程后操作中的至少一个的过程中，提供 通过电压(pass voltage)至字线块的剩余字线。本领域/^口，预编程和/或编程后例^^呈序连同擦除操作-"^执行。例如参见 题目为"闪存装置及其擦除方法"的US专利No.6842378。主要目的是防止^f诸单元 过擦除。根据这些方案，在擦除操作之前(或之后)，给定存储块的所有字线WL 顺序地预编程(或编程后)操作。然而在顺序执行这些编程操作中，需要充足的 时间和资源。相反，根据本发明的实施例，与擦除操作1，对每个块的字线WL的子集 执4tf贞编程(和/或编程后讨喿作。字线WL的子集最好;^位于字线块的高区域(upper area)中。i^E,如将稍后说明的，"高区域"是相对术语，其指的是位于编编程列中 4交后的字线WL。另夕卜，在正常编程操作中，和/或在预编程和编程后操作的一个或两个过程中， 配置^f诸装置以扭^于局部升压方案。在预编程和编程后操作中，相同的编程电压可提供至字线的每个子集，或者， 在预编程和编程后才乘作中，不同的编程电压可4是供至字线的每个子集。同样地， 例如，在预编程和编程后操作中，相同的通过电压可提供至每个剩余字线，或者， 在预编程和编程后搡作中，不同的通过电压可提供至每个剩余字线。图8是根据本发明实施例的存储系统的块图。在图示示例中，存储系统300 包括闪存控制器200和闪存装置100。例如，闪存装置100可构成处理器驱动装置 例如MP3播放器的闪存卡或非易失存储器。闪存控制器200是提供各种各#^令/控制(CTRL)信号和地址(ADDR)信 号至闪存装置100的集成电路。这样的控制器200的操作和实际实现，在本领域 中^ ^口的。闪存装置100包括^H诸单元阵列110、解码器120、页緩沖器130和擦除控制 器140。图8中图示的闪存装置100的部件，是相应于本发明的操作方面的实施例。 闪存装置100的示例性实施例包括未示出的附加功能块，，并且在不超出本发明的 4青神和范围的前提下,图8中所示的具体块结构可以改变。另夕卜，才艮据设计选才奪， 图8的每个功能块的内部结构可种多种方式的改变。通itil:接以定义多个NAND闪存串的闪存单元，执行本实施例的存储单元阵 列110,并且包括相交的位线(BL)和字线(WL)。存—诸单元阵列110的位线BL 连接至页緩沖器130。 ^fH诸单元阵列110可包括多个^f诸块和页面。通过多个连接 至共用字线WL的多个NAND闪存串，定义每个块，并且通过多个连接至共用位 线BL的多个^f诸块，定义每个页面。本实施例的页緩冲器130是提供写数据和从^f诸单元阵列110的每个页面检 索读数据的集成电路。本实施例的解码器120是对由存储控制器200提供的地址信号ADDR解码并 且根据解码地址信号ADDR提供各种^4羊编程电压(例如，Vpgm、 Vpass、 Vvfy 和Verase)至存储单元阵列110的字线WL的集成电路。本实施例的擦除控制器140响应来自^H诸控制器的控制/命令CTRL信号以选 择提供编程电压(例如，Vpgm、 Vpass、 Vvfy和Verase)至解码器120的集成电 路。另夕卜，擦除控制器140可命令(或使能)页緩冲器130执行，例如，读校验 操作。下面，将以本发明的示例性实施例的形式，对图8示例的务賭系统300的预 编程和编程后纟桑作进4于描述。如上面讨论的，本领域/^口连同擦除操作-^y^亍预编程和/或编程后操作。 然而，本发明的实施例的特征在于，连同擦P余操作-"^对每个块的字线WL的子 集进行预编程(和/或编程后)梯作。图9图示了其一个示例。图9图示了^fr者单元阵列110的存储块的编程NAND串和禁止NAND串。 禁止NAND串包括连接到参考电压VCC的位线1HB_BL,以及编程NAND串包 括连接到OV电压的位线1HB_BL。如图所示，每个串连接到串选择线SSL、 ^kit 择线GSL、列选择线CSL和多个字线WLO:31〉。在正常编编程列过程中，其可选择地包括局部升压方案(例如参见在前讨论 的图6),从字线WL0至字线WL31顺序4W亍编程。然而，在图的9实施例中，仅 仅根据高字线WL〈25:30扭奸擦除操作的预编程和/或编程后例行程序。其通过提 供电压Vpass至字线WLO:24〉和WL31,以及提供编程电压Vpgm至高字线 肌<25:30>表示在图9中。特别地，从字线WL25至字线WL30顺序扭^亍预编程 和/或编程后操作。进一步，尽管未示出，通过将局部电压(Vlocal)提供至在高字 线K25:30中^。编程电压Vpgm的字线WL的一个或多个邻近的和在前的字 线WL，预编程和/或编程后例##呈序可选#^也实现局部升压方案。见图6和与此对应的在前讨论。在图9的实施例中，由于顺序地邻近串选择线SSL,最高字线WL31不包括 在高字线WLX25:30之中。同样地，电荷共享不是利害关系的显著问题。然而， 本实施例不限于从用于扭/f亍预编程和/或编程后操作的字线中省略字线WL31 。同样在图9的实施例中，高字线亂<25:30>包括在##块的高半边中，并且 包括倒数第二个字线WL30。这认为是优选的，但是发明的实施例不限于这个方面。图9的实施例至少部分是由认识到电荷共享产生的不利效应(例如，过擦除) 在位于正常编编程列的较后的禁止串的存储单元中具有较大的影响而得到的。通 过限制预编程和/或编程后操作于这些高影响字线，擦除操作的处理时间减少了 。可通过多种方式实现伴随本发明的优势，并且接下来将参考图10至12表述 可选择示例。图10图示了在擦除例^^呈序的预编程和/或编程后操作过程中，其中以不同 编程电压Vpgmi......Vpgml 口到高字线WL〈25:30的可选择实施例。图11图示了其中以不同通过电压Vpassj......Vpassl⑩口到字线WLO:24〉和WL31 (即，不包括在高字线组的字线WL)的另一可选择的实施例。图12图示了其中对高字线1<25:31>之内的每隔一个的字线WL执行预编 程和/或编程后^喿作的另一可选择实施例。其通过提供通过电压Vpass至高字线 WL〈25:31〉中的奇数WL,以及通过提供编程电压Vpgm至高字线WL〈25:31〉中 的偶数字线WL表示在图12中。下面参考图13至18，描述根据本发明的示例性实施例的擦除操作。再参考图 8，然而，可以理解，响应来自闪存控制器200的命令，在擦除控制器140的控制 下，扭軒擦除操作。特别地，擦除控制器140响应闪存控制器200以纟Mf给定(预 编程)擦除例4ta序(例如图13-18中图示的那些中的一个)。在擦除例行程序中 利用的电压(例如，Vpgm、 Vpass、 Vvfy和Verase)选4衫^t是供至解码器120，并 且解码器120响应地址信号ADDR以提供适当的电压至务賭单元阵列110的字线 WL。同样，页緩沖器130响应擦除控制器130以M^亍，例如，读校验操作。图13是根据本发明实施例的擦除例^^呈序的;^呈图。在第一步骤S110中， 执行预编程操作，其中字线块的高字线WL被预编程。见，例如，图9的高字线 WL<25:30>。然后，在步骤S120,擦除^H诸块并且实施擦除校验操作以确认每个 ^f渚单元的擦除("11")状态。图14是根据本发明另一实施例的擦除例^^呈序的力財呈图。在第一步骤S210中，扭/ftf贞编程操作，其中字线块的高字线WL被预编程。见，例如，图9的高 字线WL〈5:30。然后，在步骤S220,对每个高字线WU;M亍单独的编程校验操 作。然后，在步骤S230,擦除^H者块并且实施擦除校验操作以确认每个存储单元 的擦除("11")状态。图15是根据本发明另一实施例的擦除例^^呈序的流程图。在第一步骤S310 中，扭軒预编程操作，其中字线块的高字线WL被预编程。例如参见图9的高字 线WL〈25:30。然后，在步骤S320，对所有高字线WL #^亍编程校验操作。然后， 在步骤S330，擦除存储块并且实施擦除校验操作以确认每个存储单元的擦除 ("11")状态。图16是根据本发明另一实施例的擦P余例^ii序的;^呈图。在第一步骤S410 中，擦除##块并实;^寮除校验##以确认每个^^者单元的擦除("11")状态。然 后，在步骤S420, 4似亍编程后操作，其中字线块的高字线WL被执行编程后操作。 例如参见图9的高字线WL<25:30>。图17是根据本发明另一实施例的擦除例e^呈序的;叙呈图。在第一步骤S510 中，擦除#^者块并且实施擦除校验搡作以确认每个^^渚单元的擦除("11")状态。 然后，在步骤520中，"^f亍编程后操作，其中字线块的高字线WL被执行编程后 操作。例如参见图9的高字线WL《5:30。然后，在步骤S530中，对每个高字线 WL #1^亍单独的编程校验操作。图18是根据本发明另一实施例的擦除例^^呈序的流程图。在第一步骤S610 中，擦除#^者块并且实;^察除校验操作以确认每个賴单元的擦除("11")状态。 然后，在步骤S620, i^f亍编程后操作，其中字线块的高字线WL被^l^亍编程后操 作。见，例如，图9的高字线亂<25:30>。然后，在步骤S630中，对所有高字线 WL術编程校验操作。图19是并入根据在前所述的本发明一个或多个实施例的NAND闪存装置00 的电子系统的框图。电子系统的非限制示例包括便携式系统，例如移动电话、个 人数据助理(PDA's )、 MP3播放器、数码相机和这些装置的混合，以及非便携式 系统，例如个人电脑和数字摄^4几。NAND闪存装置100通过总线L3连接至微处理器500,并且作为电子系统的 主^H渚器或固态驱动(SSD)。可选择地，例如，NAND闪存装置100可以是可移 动闪存卡。电池400通过电源线L4向微处理器500、输A/输出装置(I/O) 600以 及务賭装置IOO提供能量。如^it过线Ll提供数据至I/0600,则在接收和处理数据后，微处理器500通过线L3将数据转移到存储装置100。存储装置100在其存 储单元中贮存转移的数据。贮存在^f诸单元中的数据通过微处理器500读出并且 通过I/O600输出到外部。尽管参考其示例性实施例，具体地示出了并且表述了本发明，本领域技术人员可以理解，在其中不脱离由附加权利要求及其等价物确定的发明精神和范围的 情况下，可做出形式和细节上的各种^4羊的变化。根据35U.S.C.S119，要求韩国专利申请No.lO-2006-0118537和10-2006-0118358 的优先权，二者都是在2007年11月28日提出的，于此并入其全部作为参考。
权利要求
1、一种非易失性NAND闪速半导体存储装置，其配置以分别在擦除操作之前和之后，执行预编程操作和编程后操作至少之一，每个该预编程操作和编程后操作包括提供编程电压至定义该存储装置的字线块的多个字线的子集。
2、 权利要求l的存储装置，其中在每一该预编程操作和编程后操作中的至少 一个中，提供通过电压至字线块的剩余字线。
3、 权利要求l的存储装置，其中配置该存储装置在正常编程才刻乍过程中#^亍 局部升压方案。
4、 权利要求1的存储装置，其中配置该存储装置在每一该预编程操作和编程 后操作中的至少 一个中扭J亍局部升压方案。
5、 权利要求l的务賭装置，其中定义该字线块的字线包括第一至第n字线， 其中n是正整数，并且其中以从该第一字线到该第n字线的顺序，顺序执行正常 编程操作。
6、 权利要求3的务賭装置，其中该确定字线块的字线包括第一至,字线， 其中n是正整数，并且其中在该正常编程操作中，从该第一字线到该第i/字线进 行编程。
7、 权利要求5的^f诸装置，其中该字线子集包括至少第(n-l)字线。
8、 权利要求5的##装置，其中每个字线子集包括在第(n/2)至第n字线之中。
9、 权利要求l的存储装置，其中在该预编程和编程后操作的至少一个中，提 供相同编程电压至每个字线子集。
10、 权利要求1的存储装置，其中在该预编程和编程后操作的至少一个中， 提供不同编程电压至字线子集。
11、 权利要求2的存储装置，其中在该预编程和编程后操作的至少一个中， 提供相同通过电压至每个剩余字线。
12、 权利要求2的^f渚装置，其中在该预编程和编程后操作的至少一个中， 提供不同通过电压至该剩余字线。
13、 权利要求1的存储装置，其中在该字线块之内，相继顺序地安排该字线 子集。
14、 权利要求l的存储装置，其中在该字线块之内，非顺序地安排该字线子集。
15、 一种存储装置，包括存储单元阵列，包括多个非易失性^^诸串，每个非易失性^f诸串包括n个非 易失存储单元，其中n是整数；n个字线与每个非易失性^i者串的各自的n个非易失性存储单元相交； 解码器，配置为响应地址^:供电压至该字线；擦除控制器，提供电压至解码器以分别在擦除操作之前和之后，至少扭^"f页 编程操作和编程后操作中的一个，每个预编程和编程后操作包括提供编程电压至 定义^f诸装置的字线块的多个字线的子集。
16、 一种电子系统，包括操作M4禺合到非易失性^fr者装置的微处理器，其配 置为分别在擦除操作之前和之后，至少扭浙预编程操作和编程后操作中的 一个， 每个预编程和编程后^^作包括才是供编程电压至定义存Y诸装置的字线块的多个字线 的子集。
17、 斥又利要求16的电子装置，其中电子装置是便携式电子装置。
18、 权利要求16的电子装置，其中该非易失性^f诸器包括在闪存卡中。
19、 一种操作NAND型闪存装置的方法，包括在擦除操作之前和之后执4tf贞 编程操作和编程后操作中的至少一个的期间，提供编程电压至字线块的字线的子集。
20、 权利要求19的方法，其中在该预编程操作和编程后操作的期间，将通过 电压纟是供至该字线块的剩余字线。
21、 权利要求19的方法，进一步包括在正常编程操作期间扭軒局部升压方案。
22、 权利要求21的^H诸装置，其中定义该字线块的字线的包括第一至第n字 线，其中n是正整数，并且其中以从该第一字线到该第n字线的顺序，顺序才W亍 正常编程4喿怍。
23、 权利要求22的4一诸装置，其中该字线子集包括至少第(n-l)字线。
24、 权利要求22的务賭装置，其中每个字线子集包括在第(n/2)至第n字线中。
25、 权利要求19的存储装置，其中在该预编程和编程后搡作中，提供相同编 程电压至每个字线子集。
26、 权利要求19的存储装置，其中在该预编程和编程后操作中，提供不同编 程电压至每个字线子集。
27、 权利要求20的存储装置，其中在该预编程和编程后操作中，提供相同通 过电压至每个剩余字线。
28、 权利要求20的存储装置，其中在该预编程和编程后操作中，提供不同通过电压至剩余字线。
29、 权利要求19的存储装置，其中在该字线块之内，相继顺序地安排该字线 的子集。
30、 权利要求19的存储装置，其中在该字线块之内，非顺序地安排该字线的 子集。
31、 一种控制NAND型非易失性^f诸装置的方法，包括 执行其中将编程电压提供至字线块的第一字线集以及将通过电压提供至字线块的剩余组字线的预编程操作；以及在预编程操作^^Vf于字线块的擦除操作。
32、 权利要求31的方法，进一步包括在该擦除操作之前以及在预编程操作之 后，对该第一字线集的每个^Lff单独编程校验操作。
33、 权利要求31的方法，进一步包括在该擦除操作之前以及在预编程操作之 后，对该第一字线集的^財W于编程校验操作。
34、 一种控制NAND型非易失性存储装置的方法，包括 4^f亍字线块的搭v除才喿作；以及执行其中将编程电压提供至字线块的第一字线集以及将通过电压提供至字线块的剩余字线集的编程后纟喿作。
35、 权利要求34的方法，进一步包括在编程后操作之后，对该第一字线集的 每个^^f于单独编程校验操作。
36、 权利要求35的方法，进一步包括在编程后操作之后，对该第一字线集的 ^拟亍编程校验操作。
全文摘要
在一方面中，提供非易失性NAND闪存半导体存储装置，配置以分别在擦除操作之前和之后，执行预编程操作和编程后操作中的至少一个。每个预编程操作和编程后操作包括提供编程电压至定义存储装置字线块的多个字线的子集。
文档编号G11C16/10GK101231889SQ200710300769
公开日2008年7月30日 申请日期2007年11月28日 优先权日2006年11月28日
发明者边大锡 申请人:三星电子株式会社