静态存储器件的制作方法

专利名称：静态存储器件的制作方法
技术领域：
本发明涉及静态存储器件及其操作方法。
背景技术：
图1示出了存储器件的布局。单元阵列2具有以行列方式布局 的多个存储元件4。位线6沿着列，而字线8沿着行。行解码器10 驱动字线，列解码器12选择适当的位线，并且将该信号传输给感测 放大器14，然后传输给缓冲器和输入输出驱动器16。
在更现代的存储器中，单元阵列2被划分成块18，如图2所示。 这使得能够单独地激活块18，从而能够降低功耗和增强鲁棒性。块 解码器20选择所需的块。
图3更详细地示出了单元阵列。存储器元件是由采用n阱22和 p阱24来提供的n型和p型器件组成的CMOS。 n阱22和p阱24 在列方向上延伸。使用了全局和局部字线以及全局和局部位线，其中 局部字线仅仅在局部区域中延伸并且与全局字线连接。
行包括单元行26和其他行，其中单元行26包括存储单元，其 他行具有包括多路复用(MUX)行27和带状行28的多种其他功能。 局部位线在列方向上从带状行28延伸到下一个MUX行27，而该 MUX行27将局部位线连接至全局位线。带状行28和MUX行27还 被用于正确地端接位线，以及用于给阱22、 24施加偏压。顶行是端 接该阵列的保护行25，底行是匹配行29，其也端接该阵列，但提供 与外围电路的接口。
很多问题会出现在这种结构中。能够出现薄弱的单元，在这些 单元中，静态噪声容限接近零，从而单元状态在某些操作条件下会翻 转。单元还会具有很差的写入容限一写入容限接近零意味着单元可能 不能进行写入。随着存储电路中使用的电压持续降低，可能更容易出
6在US2005/0068824中公开了对这种传统存储电路的改进，其建议分别对单元的行施加偏压。对于读和写，对行的各个晶体管的衬底施加不同的偏压。其中没有公开布置n阱和p阱的方法。看来，每个位的各个晶体管的衬底是被分隔开的，以便允许分别对它们施加偏压，与传统器件相比，这将会显著地和不期望地增大US2005/0068824的存储器件的尺寸。

发明内容
根据本发明，提供了一种根据权利要求1所述的存储器件。通过采用基于存储单元元件群来给n阱和p阱中的一个施加偏压，与US2005/0068824相比，能显著地降低开销。在更局部级别上实现对其他n阱和p阱施加偏压，从而能够对偏压进行微调。
而且，与整个器件相比，需要被充电的电容的降低允许更快地施加偏压。
另一方面，提供了一种根据权利要求14所述的操作存储器件的方法。
该方法还包括用与存储器驱动电压分开提供的外围驱动电压(VDDP)来驱动外围元件。
该方法可包括给p阱施加正向偏压和给n阱施加反向偏压。


为了更好地理解本发明，参照附图，将通过示例描述实施例，
其中-
图1示出了现有技术的存储单元结构；
图2示出了另一个现有技术的存储单元结构；
图3示出了在现有技术的存储单元结构中使用的阱；
图4至图7示出了采用不同的偏压条件所获得的结果；
图8至图IO示意地示出了本发明的第一实施例；
图11示意地示出了本发明的第二实施例；图12示意地示出了本发明的第三实施例；图13示意地示出了本发明的第四实施例；
图14示意地示出了适于用在本发明的实施例中的n阱偏压逻辑
电路；
图15示意地示出了适于用在本发明的实施例中的p阱偏压逻辑电路；以及
图16至图21是采用本发明所得到的测试结果。附图是示意性的，而不是按照比例绘制的。在不同的附图中，相同或类似的组件被赋予了相同的参考标号。
具体实施例方式
发明人经过调査研究，确定了所使用的存储单元的晶体管的适当偏压条件，首先将讨论这些偏压条件。具体地讲，发明人关注用于读取的静态噪声容限和用于写入的写入容限。施加反向偏压的结果与VDD=1.2V和未加反向偏压的情况进行比较。尤其针对65nm工艺来进行该实验。
首先，图4示出了 125"下，在两个电源电压VDD=1.2V和Vd!^0.9V下，施加和未施加-1.2V的p阱偏压的静态噪声容限(SNM)(以伏为单位)。VoD-1.2V且n阱处于同一电压下(即，未施加偏压)的静态噪声容限大约为0.2V。
如果电源电压Vdd降到0.9V，则静态噪声容限降低。
在电源电压VDD=0.9V时，如未施加偏压的VDD=1.2V情况一样，通过采用-1.2V的p阱偏压和0.6V的n阱偏压获得了类似的静态噪声容限。因此，以0.9V电源电压和反向偏压能够获得与1.2V电源电压所获得的相同的静态噪声容限。
而且，还降低了漏电流。图5示出了 VDD=1.2V、未加p阱偏压和Vm^0.9V、施加了-1.2V的p阱偏压的两种情况下作为n阱电压的函数的漏电流。通过选取在n阱被施加了 0.6V偏压的点来进行操作，改善了漏电流。
图6还示出在V加为0.7V的待机模式中，可以进一步降低漏电流。
静态噪声容限与读取相关。对于写入，写入容限更相关。图7
示出了对于两个相同的电源电压VDD=1.2V和VDD=0.9V，施加和未力口0.6V的p阱偏压的写入容限。可以看出，当VDD=1.2V以及未加偏压(p阱偏压0V， n阱偏压1.2V)时，获得了 350mV的写入容限。
如果电源电压降到VDD=0.9V，未加偏压，则写入容限降到225mV，这对于可靠写入来说太低了。
通过给n阱施加2.4V偏压以及给p阱施加0.6V偏压，甚至在VDD=0.9V的较小电源电压时也能获得较好的写入容限。甚至在没有施加p阱偏压，但是在施加了 2.4V的n阱偏压和VDD=0.9V的较小电源电压时，也能获得好于0.36V的写入容限。在Vdd^0.9V的狡小电源电压和施加了 0.6V的p阱偏压，而没有n阱偏压(因此，n阱处于0.9V)时，也能获得308mV的写入容限。
确定了适当的偏压条件之后，有必要向标准阵列中的存储单元施加偏压。遗憾的是，由于n阱22和p阱24在列方向上连接在一起(见图3)，因此在传统的存储单元结构中延伸的n阱22和p阱24不允许这种按行进行的偏置。因此，在同一时刻，只可能对整个阵列、或者至少一块进行偏置，这将导致效率不高，尤其是对于整个阵列或块，需要大量的电流对阱电容进行充电和放电。提供这种电流即不实际也浪费时间，并且可能会在读取和写入之间引入显著的时延。
相比之下，US2005/0068824的结构需要向每个存储单元中的不同晶体管对提供三个可单独控制的偏置电压，这是很难提供的。而且，
US2005/0068824也没有提供有关适当偏置电压的细节。
参照图8，采用在行方向上延伸的基本上交替的n阱22和p阱
24来实现本发明的第一个实施例。以加点的形式示出了 n阱22。
每行包括多个字46，每个字依次由多个位单元40构成。期望的
是，位单元能聚集起来，例如成为具有四位的所谓的四单元。
在每个字46中提供块选择单元42。该单元选择所需的位。如果
需要，其将每个字46内采用的局部字线连接到一个行中所有字所共
享的全局字线。在字的末端使用分裂单元44。应当注意，在该实施例中，ri阱没有延伸穿过分裂单元44，而p阱延伸穿过了分裂单元44。虽然未示出，但是在每行的末端都提供了保护单元。正的电源轨(VDD) 50和负的电源轨52在列方向上跨过了块选择单元。
在该实施例中，在其自身充当偏置装置的块选择单元42中，在字的水平上进行单元的偏置。较高的正电压轨54、较低的正电压轨56和负的电压轨58在列方向上穿过了块选择单元。这些电压轨被用来分别提供2.4V、 0.6V和-1.2V的电压。应该理解，类似的电压轨穿过了同一行中的其他字。
块选择单元42根据施加在读出使能信号线60上的读取使能信号和施加在写入使能信号线62上的写入使能信号来将n阱22和p阱24连接至轨54、 56、 58。这可以采用图9所示的电路来实现。
该结构的优点是由于在字水平上进行选择，所以阱的电容是小的，因此需要通过轨54、 56、 58提供或放电的电流也是小的。这使得可以相对直接地提供反向偏置。
在该实施例中，块选择单元实际上对两个相邻行上的一对阱进行偏置，从而选取进行反向偏置的那组单元是在列方向彼此邻接的一对字。
所测试的实施例使用了 0.9V (或1.2V)的VDD，以及65nm工艺。然而，基本的发明思想适用于不同的特征尺寸和电源电压。而且，还可以改变所使用的+0.6V、 -1.2V和+2.4V的特定偏置电压。
更一般地说，使电源电压为参照接地电压GND的VDD。那么，用于p阱的适当反向偏置电压是(GND-aVDD)(其中0〈a《2)，而不是特定示例中的-1.2V。用于p阱的适当正向偏置电压是(GND +0.6Vb)(其中(Xb《1)，而不是特定示例中的+0.6V。
对于n阱，适当的反向偏置电压是(VDD+c VDD)(其中0<0《2)，而不是特定示例中的+2.4V。用于n阱的适当的正向偏置电压是(VDD-0.6Vd)(其中(Xd《1)，而不是特定示例中的+0.6V。
注意，约束条件是对于p阱，正向偏置电压通常与地相比不应当大于0.6V，而对于n阱，与地相比不应当大于VDD，以避免压 降超过一个二极管压降。对于比这高的正向偏置电压，漏电流以指数 方式增长。
而且，注意虽然理论上存在四个电压，但是可以对d和b进行 选择，使得p阱的正向偏置电压与n阱的正向偏置电压一样，例如， 在本发明的情况下选择0.6V，这将降低所需的单独电压电平数量。
图IO示出了更宏观水平上的存储器。其包括第一块66、第二块 68和包括x解码器的中间区域70。提供了与解码器和块连接的外围 电路72。
所选的偏压值使得可以以较低的电压有效地操作存储器。 而且，图IO示出了另一个改进，g卩，使用了用于每个块66、 68 的单独的阵列供电电源74和单独的外围供电电源76。每个阵列供电 电源74均包括与图8的5个电压轨对应的5条电压线路。外围电源
仅仅包括2条线路，即外围正的驱动电压VoDpeHphery和接地电压。
那么，可以通过降低各个阵列供电电源74所提供的电压来以较 低的供电电源操作未被使用的块66、 68。
从上述参照图4至图7所呈现出的结果，应当注意发明人已经 示出了通过仅仅对n阱22和p阱24之一进行偏置就能获得显著的对 写入容限和读取容限的改进。因此，即使仅仅实现了针对局部阱的偏 置条件，与现有技术相比，也能获得显著的改善。因此，在实施例中， 当仅仅局部阱达到了正确的电压电平而全局阱仍然在充电时，可以开 始读取或写入。作为选择，在其他实施例中，仅仅局部阱被进行了偏 置，而根据全局阱是p阱还是n阱来将全局阱仅仅保持在地或VDD 的恒定电压。
而且，通过将阵列供电电源与外围供电电源分开，外围元件可 以以电路逻辑电压来运行，而以可能不同的用于操作存储器的最佳电 压来运行阵列。
在一种可选方法中，将可变的反向偏置用于外围，而且在这种 情况下，外围供电电源76包括多个线路。
在一个可选方法中，单个阵列供电电源74向全部块共同供电。通过提供上面提出的特定布局，可以向该实施例中的各个位组 (即， 一对字)施加这种偏置电压，从而保证对读取和写入的良好偏 置。不需要对整个块进行偏置，对整个块进行偏置不仅从较大的电容 角度考虑是较慢的，而且也是不必要的。
在该方法的变型中，使用了所谓的三重阱技术。
图11示出了这种实施例，其为图8和图9所提出的实施例的变 型。在该方法中，使用了三重阱技术，其中每个字具有所谓的三重阱， 包含一个n阱22和由该n阱22环绕的三个p阱24。与图8至图10 的实施例一样，图11所示的单独结构用于在列方向上相邻的一对字。 在该方法中，p阱在分裂单元处断开，n阱是连接在一起的。
在该方法的变型中，n阱和p阱在分裂单元处均断开；这可通过 使用三重阱技术来实现。这允许对字(或字对)的n阱和p阱单独进 行偏置。
使用三重阱的又一结构将外部阱用于存储器的每个块66、68(图 10)的整个块，并且在块中使用了能被局部偏置的多个局部p阱。在 这种情况下，不需要将局部p阱限制到各个字，但是根据布局考虑， 局部p阱可以对该块进行或多或少的覆盖。
图12示出了本发明的一个可选实施例。在这种情况下，n阱22 和p阱24在整个行上是连续的，在分裂单元处没有断开。在这种情 况下，在每行的末端设置了偏置电路80，用以对行进行偏置；因此， 在行级别上偏置n阱，而不是在如图8和9的结构中的字级别上偏置 n阱。n阱和p阱的偏置是在中心块70中，而不是在单独的字的级别 上实现的。不需要在所有的块选择单元上指定三个电压轨的路线，从 而能最小化反向偏置的面积开销。
在这种情况下，以对应于阵列的一个或两个行的组的形式对n 阱和p阱进行偏置。不用试图对各个晶体管单独进行偏置。
注意，本发明可用在局部n阱或局部p阱偏置中，并且在上述 实施例中，在各个单元中进行适当的布局变化，在这种情况下，n阱 和p阱是可以互换的。
具体地讲，使用三重阱技术可以允许对p阱进行局部偏置，以
12及允许n阱连接在一起。更常规的技术可使用p型衬底和单独的n 阱，因此具有p阱的全局偏置和n阱的局部偏置。
图13示出了进一步的改进。该图示出了与图10非常类似的阵 列，除了仅有四条电压线路进入每个块之外，这四条电压线路为正的 和负的供电电源、n阱偏置线路卯和p阱偏置线路92。使用如图11 所示的三重阱技术来实现该阵列，其中每个块具有单个n阱22和多 个p阱24。
n阱偏置线路仅仅连接到n阱，因此连接到整个器件，而p阱偏 置线路单独连接至各个p阱24。以此方式，由于不必要将单独的供 电电源连接到n阱和p阱来进行偏置，所以在具有单个n阱和多个p 阱的结构中节省了布局空间。作为替代，仅仅p阱需要单独的供电电源。
因此，n阱偏置线路90构成了整个装置的n阱偏置装置，p阱 偏置线路92构成了 p阱偏置装置，其在单独的块66、 68的级别上控 制偏置。其他可行的偏置装置包括局部供电电源，具有集成开关的局 部、全局或公共供电电源轨，或者对所属领域技术人员来说已知的任 何其他装置。
根据对n阱进行偏置还是对p阱进行偏置，或者两者都需要偏 置，可以使用图14和15的电路中的一个或两个来使得能自动选择偏置。
图H示出用于局部n阱偏置的读写电路。 图15示出用于局部p阱偏置的读写电路。
字选择线路94上的字选择信号与读取使能信号线路60上的读 取使能信号或者写入使能信号线路62上的写入使能信号相结合。a、 b、 c和d的值如上。
图14和图15的电路可包含于图8至图13的实施例中。注意， 在应用这些电路来对例如图11的实施例中的整个行进行偏置的情况 下，"字选择"信号应当被认为是用于该行中的所有字的字选择信号 的OR功能。
而且，注意图14和图15的电路可能需要用高于VDD的电压的200880022489.5 供电电源来运行，如这些图中所示。这使得这些电路能够根据需要对
阱22、 24正确地供电。可使用电平变换器来实现所需电压。
另一点是所使用的字选择信号可以稍微早于用于读取或写入的
字选择信号，以使得在读取和写入发生之前对阱充电。 在使用过程中，该电路可用于错误校正。
通常，以用于校正阵列中所存储的不正确数据的附加位(尤其 是奇偶校验位)的形式来实现存储器电路的错误校正。
根据这些实施例的半导体存储器件可有选择地(或另外)使用 反向偏置技术来进行错误校正。
以上，描述了改进工艺变化下的噪声容限的反向偏置。然而， 在低电压下，存储器仍然不能正确地工作。
在65nm CMOS中，在多电压域的主体被偏置的512kB SRAM 上进行了实验。该电路如图10所示，具有第一块66、第二块68和 包括x解码器的中心区域70。设置了与解码器和块连接的外围电路 72。与外围电路一样，第一和第二块作为单独的电压域来工作，艮卩， 可用单独的电压VDD分别驱动每个块和外围电路。VDDP用来表示 施加到外围电路上的电压，而VDDM用来表示施加到所讨论的块上 的电压。向n阱和p阱施加偏置电压；施加了通常与VDDP或VDDM 不同的单独的偏置电压。
在所有的电源电压和反向偏置条件上执行实验。在从0.7V到 0.9V的电压域的偏置电压范围中呈现了结果，这是由于在大于0.9V 时将不存在位故障。向n阱和p阱施加单独的偏置。
当读取每个位时，这些实验使用了两个连续的读取，以保证在 读取期间位不会翻转。
图16和图17示出了读取l操作的单元功能的图表。对于读取0 操作，获得了类似的结果。图16是VDDP=0.8V和VDDM-0.7V的 情况，而图17是VDDP-0.8V和VDDM=0.8V的情况。结果被分成 没有位故障的通过区域、具有1到100个故障的几乎通过区域、具有 100到1000个故障的几乎失效区域和具有大于1000个故障的失效区 域。每个图表示出了偏置电压不同的一对偏置电压VDDP和VDDM的结果。n阱的偏置电压从左到右以0.1 V的步长增大，而p阱的偏 置电压从上到下以0.1 V的步长增大。
正如预期的一样，在较低的供电电压时出现错误增多。n阱的严 格正向偏置有助于校正错误。向p阱施加大于-0.4V的反向偏置将降 低读取电流，使得外围感测放大器不再识别该位的状态。
如图18和图19所示，还测试了写入操作。图19是VDDP-0.8V 和VDDM=0.9V的情况，而图19是VDDP-0.8V和VDDM=1.0V的 情况。这两个图显示了写入故障，而不是图16和图17所示的读取故 障。
进一步的试验首先示出在该设计中，VDDM和VDDP之间的 较大的差并非有用，-0.3V的差将导致很差的结果。P阱的正向偏置 通常并非有用。在外围和存储器的供电电压类似的方法中，对n阱反 向偏置是有用的。VDDP超过VDDM很小使得单元翻转(cel 1 flipping )
更容易。
然后，用工业25N March测试算法来进行试验，如图20所示， 其示出了 VDDP=VDDM=0.8V时进行的测试结果。在未加偏置的情 况下，n阱处于0.8V，而p阱处于OV，这将导致16297个错误。相 反，在p阱被施加了 0.5V偏置和p阱被施加了 0.5V偏置时，或类似 的值时，根本不会产生任何的错误。
因此，调节偏置电压会消除大量的错误，尤其是在较低的电压时。
图21示出了类似的试验，其示出了 VDDP-1.2V和VDDM=0.8V 时的类似校正。而且，通过为n阱和p阱选取适当的偏置电压，错误 数量可降到0。
因此，通过施加适当的偏置电压，能降低错误。
因此，发明人已经意识到通过进行反向偏置，可以降低或校 正没有进行反向偏置时存在的错误。代替简单地使用反向偏置来去除 工艺变化的影响，本发明使用反向偏置来允许存储器即使通过成功结 构在低电压操作时也能正确工作。
以此方式，可以使用小单元，而不需要使用比最小值大的单元，来改善噪声容限。这在低供电电压时尤其有用。
所述的方法还减小了对用于校正错误的奇偶校验位的要求；可 以减小奇偶检验位的数量，甚至去除奇偶检验位。
所实现的改进程度，即，将错误从16000降到0，是惊人的，并 且论证了该技术的实用性。
所述的实施例仅仅是示意性的，所述领域的技术人员将意识到 可以进行很多改变。具体地讲，可以釆用所使用器件的特性需要的不 同的电压。
而且，在任何一个实施例中可以互换n型和p型区域，使得任 何n型器件能成为p型器件，反之亦然。
注意，虽然当使用图1至15的反向偏置装置时，上述参照附图 16至图21描述了反向偏置，但是参照图16至图21所述的错误减小 方法可以用在能够获得的可替代反向偏置装置中。
权利要求
1.一种半导体存储器件，包括以行列形式布置的存储单元元件(40)的阵列；每个存储单元元件使用或者为n阱(22)或者为p阱(24)的第一导电类型的至少一个阱(24，22)、以及或者为p阱(24)或者为n阱(22)的与第一导电类型相反的第二导电类型的至少一个阱(22，24)来形成；其中，第一导电类型的阱(24，22)电连接在一起，并且其中，第二导电类型的阱(22，24)被划分为多个组，每个组均对应于各组存储单元元件，每组第二导电类型的阱(22，24)电连接在一起，并且与其他组第二导电类型的阱(22，24)电绝缘，其中每组第二导电类型的阱(22，24)有选择地连接到至少一个输入供电电源(50，52，54，56，58，74，76)，以对该组的所有存储单元元件的第二导电类型的阱(22，24)共同进行反向偏置。
2. 根据权利要求1所述的半导体存储器件，其中第一导线类型 的阱(24， 22)连接至输入供电电源(50， 52， 54， 56， 58， 74， 76)， 以对该阵列中的所有存储单元元件的第一导电类型的阱共同进行反 向偏置。
3. 根据权利要求1或2所述的半导体存储器件，还包括读取使 能信号线路(60)和开关装置(100， 102)，该开关装置连接至读取 使能信号线路(60)，以对读取使能信号作出响应，来用负的读取电 压对p阱(24)进行偏置和/或用正的读取电压对n阱(22)进行偏 置。
4. 根据权利要求3所述的半导体存储器件，其中，所述负的读 取电压处于(GND-aVDD)范围，其中0<&《2，而所述正的读取电 压是(VDD-bVDD)，其中(Xb《1，以及供电电源电压是VDD。
5. 根据前述权利要求中的任一项所述的半导体存储器件，还包 括写入使能信号线路(62)和开关装置(104， 108)，该开关装置连 接至写入使能信号线路(62)，以对写入使能信号作出响应，来用第 一正的写入电压对p阱(24)进行偏置和/或用第二正的写入电压对 n阱(22)进行偏置，第二正的写入电压大于第一正的写入电压。
6. 根据权利要求5所述的半导体存储器件，其中第一正的写入 电压处于(GND + bVDD)范围，其中0〈b《1，而第二正的写入电 压处于(VoD+aVDD)范围，其中0<a《2，并且供电电源电压是VDD。
7. 根据从属于权利要求3或4的权利要求5或6所述的半导体 存储器件，其中负的读取电压处于-1.5V至-0.9V的范围内，正的读取电压处于 0.3V至0.9V的范围内，以及供电电源电压处于0.4V至1.0V范围内； 以及第一正的写入电压处于0.3V至0.9V范围内，第二正的写入电 压处于1.8V至3.0V范围内，以及供电电源电压处于0.4V至1.0V范 围内。
8. 根据前述权利要求中的任一项所述的半导体存储器件，还包括外围块(72);至少一个存储器供电电源装置(74)，用于向存储器的至少一个块(66， 68)供电，每个块(66， 68)均包括存储单元元件(40) 的阵列；外围供电电源装置(76)，用于给外围元件供电， 其中，存储器供电电源装置(74)以第一电压或多个电压供电， 外围供电电源装置(76)以独立的第二电压或多个电压供电。
9. 根据前述权利要求中的任一项所述的半导体存储器件，还包 括多个存储器块(66， 68)，每个存储器块均具有各自的存储单元阵 列，还包括用于每个存储器块的各自的存储器供电电源装置(74)。
10. 根据权利要求8或9所述的半导体存储器件，其中，每个存 储器供电电源装置(74)被布置为有选择地提供低于第一电压的保持 电压，用于以较低的电压保持模式来操作存储器。
11. 根据前述权利要求中的任一项所述的半导体存储器件，其中 每个行被划分为多个字(46)，每个字均包含多个位，以及其中，用 于有选择地进行偏置的装置所选择的存储单元元件组在行方向上被 划分为多个完整的字(46)。
12. 根据权利要求11所述的半导体存储器件，其中每个字(46) 均包括块选择单元(42)，以及其中多个电压线路(50， 52， 54， 56， 58)在列方向上在块选择单元(42)上延伸，块选择单元(42)包括 用于通过将电压线路(50， 52， 54， 56， 58)中的所选择的一个电压 线路连接至第二导电类型的阱(24， 22)来有选择地对第二导电类型 的阱(24， 22)进行偏置的装置(100， 102， 104， 106)。
13. —种半导体存储器件，包括 以行列形式布置的存储单元元件(40)的阵列； 由至少一个第一导电类型的阱(22， 24)和至少一个与第一导电类型相反的第二导电类型的阱(24， 22)形成的每个存储单元元件； 连接至第一导电类型的阱的第一阱偏置装置(50， 52， 54， 56，[58， 72， 74， 100， 102， 104， 106);以及单独地连接至第二导电类型的阱的组的第二阱偏置装置(50，[52， 54， 56， 58， 72， 74， 100， 102， 104， 106);其中，该阵列的第一导电类型的阱(22， 24)电连接在一起，以及其中，该阵列的第二导电类型的阱(24， 22)被划分为多个组， 每个组均对应于存储单元元件的各个组。
14. 一种操作存储器件的方法，该存储器件具有以行列形式布置 的具有n阱(22)和p阱(24)的存储单元元件(40)阵列，该方法 包括用存储器驱动电压(VDDM)来操作该存储器件，在未对n阱 和p阱进行偏置的状态下在该存储器驱动电压(VDDM)下，位错误 数量为非零；以及对n阱和p阱进行偏置，以降低位错误的数量。
15. 根据权利要求14所述的操作存储器件的方法，其中存储器 件还包括存储单元元件周围的外围元件，该方法还包括用与存储器驱 动电压分开的外围驱动电压(VDDP)来驱动外围元件。
16. 根据权利要求14或15所述的操作存储器件的方法，其中向 p阱施加正向偏压，向n阱施加反向偏压。
17. 根据权利要求16所述的操作存储器件的方法，其中存储器 驱动电压处于0.6V至0.8V范围内，p阱被正向偏置0.1V至0.6V， n 阱相对于存储器驱动电压被反向偏置0.3V至0.6V。
18. 根据权利要求14或15所述的操作存储器件的方法，其中向 p阱施加了反向偏压，而向n阱施加了正向偏压。
全文摘要
一种半导体存储器件包括用来构成多个存储单元元件(40)的n阱(22)和p阱(24)。可以对n阱(22)和p阱(24)进行反向偏置，来改善读写性能。可以对n阱和p阱之一进行全局偏置，而可以以诸如块、行或列之类的组的方式对n阱和p阱中的另一个进行偏置。可以通过调节阱偏置来减小错误和/或校正错误。
文档编号G11C11/417GK101689399SQ200880022489
公开日2010年3月31日 申请日期2008年6月25日 优先权日2007年6月29日
发明者何塞·德耶稣·皮内达·德干维兹, 林泽·I·M·迈耶, 路易斯·埃尔维拉·比利亚格拉 申请人:Nxp股份有限公司