专利名称：存储器阵列以及存储器阵列方法
技术领域：
本说明书所披露主要涉及一种具有二供应电源的存储器(例如，一双轨存储器 (dual rail memory))阵列以及存储器阵列方法。
背景技术：
应用于存储器的二供应电压，借由一第一电压供应节点提供电压VDDp至周边电路，以及借由一第二电压供应节点提供电压VDDc至位元(或晶格(cell))阵列。在一些方法下，于低频率(例如，IOOMHz程度)读取以及写入操作下为节省功率，降低电压VDDpJfi 为避免发生低电压(例如，电压VDDc为最低需求电压)操作下常有的写入问题，电压VDDc 维持一般电平。然而于高频操作(例如，IGHz程度)，为了达成理想的速度，电压VDDp和电压VDDc均维持相同电压一般电平(例如，一电压VDDc)。这些方式能够节省周边电路的功率消耗(例如减少漏电流)，但位元阵列在执行操作期间(例如，读取以及写入)仍造成高功率消耗。因此，在执行操作期间由于位元阵列的电压VDDc造成的漏电流超过周边电路的电压VDDp造成的漏电流，故节省的功率不多。
发明内容
为了解决现有技术的问题，根据本发明一实施例提供一种存储器阵列，包括由多行以及多列组成的多个存储器单元，上述列中至少具有一既定列包括一第一电源供应节点，用以提供一第一电压；一第二电源供应节点，用以提供一第二电压；多个内部供应节点，耦接在一起并用以接收上述第一电压或上述第二电压之一至上述既定列的多个既定存储器单元中；以及多个内部接地节点，耦接在一起并用以提供至少二电流路径于上述既定列的上述既定存储器单元中。根据本发明另一实施例提供一种存储器阵列方法，适用于具有至少一区段的多个存储器单元的一存储器阵列；各上述存储器单元具有一内部电源供应节点以及一内部接地节点；一区段具有至少一区块；各区块具有至少一列以及至少一行；各列具有提供一第一电压的一第一节点以及提供不同于上述第一电压的一第二电压的一第二节点，以及耦接至各列中各存储器单元的各内部接地节点的至少二电流路径；各列中各存储器单元的各上述内部电压供应节点使用上述第一电压以及上述第二电压；一第一电流流经一第一电流路径以及一第二电流流经一第二电流路径，其中上述第一电流大于上述第二电流；其中，写入至一存取区段的一存取区块的一存取列的一存取存储器单元时，于上述存取区段的上述存取区块所执行的步骤，包括提供上述第二电压至上述存取列的各上述存储器单元的各上述内部电源供应节点；提供上述第一电压至一未存取列的各上述存储器单元的各上述内部电源供应节点；以及上述第一电流路径应用于上述存取列的各上述存储器单元的各上述内部接地节点以及上述未存取列的各上述存储器单元的各上述内部接地节点。根据本发明另一实施例提供一种存储器阵列方法，适用于具有至少一区段的多个存储器单元的一存储器阵列；各存储器单元具有一内部电源供应节点以及一内部接地节点；一区段具有至少一区块；各区块具有至少一列以及至少一行；各列具有一第一节点提供一第一电压以及一第二节点提供不同于上述第一电压的一第二电压，以及至少二电流路径耦接至各列中各存储器单元的各内部接地节点；各列中各存储器单元的各内部电压供应节点使用上述第一电压以及上述第二电压；一第一电流流经一第一电流路径以及一第二电流流经一第二电流路径，其中上述第一电流大于上述第二电流；其中，读取一存取区段的一存取区块的一存取列的一存取存储器单元时，于上述存取区段的上述存取区块所执行的步骤，包括提供上述第一电压至各上述存取存储器单元的各上述内部电源供应节点；以及上述第一电流路径应用于各上述存储器单元的各上述内部接地节点。根据本发明另一实施例提供一种存储器阵列方法，适用于具有至少一区段的多个存储器单元的一存储器阵列；各存储器单元具有一内部电源供应节点以及一内部接地节点；一区段具有至少一区块；各区块具有至少一列以及至少一行；各列具有一第一节点提供一第一电压以及一第二节点提供不同于上述第一电压的一第二电压，以及至少二电流路径耦接至各列中各存储器单元的各内部接地节点；各列中各存储器单元的各内部电压供应节点使用上述第一电压以及上述第二电压；一第一电流流经一第一电流路径以及一第二电流流经一第二电流路径，其中上述第一电流大于上述第二电流；将上述存储器阵列操作于一待机模式的步骤，包括上述第二电流路径应用于各上述存储器单元的各上述内部接地节点；提供上述第一电压以及上述第二电压之一或其组合至各上述存储器单元的各上述内部电源供应节点。本发明能够节省功率。
配合所附附图以及说明，于下述作详细说明本发明一或多个实施例。本发明其他特征以及优点将详述于说明书，附图以及权利要求中。图1显示根据一些实施例的一方框图；图2显示根据一些实施例中图1所示的存储器中一区段中一部分的附图；以及图3为根据一些实施例操作图1所示的存储器的一方法的流程图。于不同附图中相似的参考符号代表相似的元件。其中，附图标记说明如下100 存储器；110 X-解码器；120 总输入输出电路；130 位元阵列；137-VDDU37-VSS 区块；140 控制电路；200 区块；210<1> 电源电路；220<1> 接地电路；305、310、315、320 步骤；BL<1>、ZBL<1> 位元线；
VDD、VDDw、VSS 电压；VDDK1>、VDDK2>、VDDI<3>、VDDI<4>、VSSI、N0、N0Z 节点；EN、EN<l>、PVDD<l>、PVDDw<l>、Nl、N2、N3、N4、Pl、P2 晶体管；RD<1> 二极管。
具体实施例方式以下所述以特定方式表达显示于图示中的实施例或例子。但应了解该实施例或例子并非用以限制。任何本发明实施例的替换以及修改，以及本发明原则的任何进一步应用， 对于本领域技术人员能参考本发明说明书内容而完成。实施例中的参数会重复使用，但即使是使用相同的参数，仍非规定该特性于一实施例可适用于另一实施例。一些实施例有效地改善写入且更有助于在低操作电压下使用存储器(例如，最低操作电压VDDmin的情况下)。在一些实施例中，于写入操作时，在存取列(accessed column)使用一电压VDDw以将数据写入存储器单元，由于使用低于操作电压VDD的电压 VDDw可减少组成一对应存储节点的PMOS晶体管的饱和电流，使得写入更容易，接着，使得改变存储的数据更容易(例如，置换新的数据)。在一些实施例中，可减少在待机模式以及 /或是保存模式的漏电流。图1为根据一些实施例的一存储器100的一方框图。上述存储器100包括二个位元阵列130 (例如，存储器阵列)。各位元阵列130包括存储器单元MC的一阵列(未显示) 排列于区段中。各区段包括至少一行以及至少一列的存储器单元MC。为了说明方便，各区段包括多列的存储器单元(例如，存储器单元MC)，其横跨位元阵列130的水平宽。在一些实施例中，局部输入/输出电路的一行(例如，局部输入输出电路LI0)夹在二区段之间(例如，一上区段以及一下区段)并包括用以控制各下区段以及上区段的电路。X-解码器110提供将要存取的存储器单元的X地址或行地址(例如，对存储器单元哪一个数据读取或写入)。控制电路140提供存储器100预解码，时钟脉冲信号，y解码器，以及其他信号。总体输入输出电路120 (例如，GIOs)提供在存储器单元MC与其他电路间传送数据的机制。X-解码器110，控制电路140，以及总输入输出电路120通常被称作周边电路，其中在一些实施例，电压VDD应用于多种操作中(例如，保存，待机，读取，以及写入操作)。由于存储器100利用二供应节点提供二电压(例如，电压VDD以及电压VDDw)，故存储器100称为一双轨存储器。在一些实施例中，一电源供应器(未显示)外接于实现存储器100的半导体晶片以提供电压VDDw。更在一些实施例中，一电压调整器(未显示)于上述半导体晶片内部以提供电压VDDw。此外，电压VDDw的节点耦接在一起以避免来自电压节点的切换噪声并因此提升可靠度。在一些实施例中，电压VDDw大约为电压VDD的90%，且高于存储器单元保留数据的最低电压(例如，保存电压Vret)。于一些实施例，电压VDD约为1. 0伏特，电压 VDDw约为0. 9伏特以及Vret约0. 65伏特。图1显示存储器100的一实施例，然而本发明的实施例并非限制于此，其可在独立于该存储器结构的状况下使用。
图2为一区块200的一附图，显示根据一些实施例的一区段的一部分。区块200耦接至一局部输入输出电路，其中包括一区块137-VDD以及一区块137-VSS。在上述区块200 中，虽然举例以一局部输入输出电路共用区块200的4个列(例如，列Cl到列C4)，然而一局部输入输出电路的列共用数量可为任何大于0的数量。此外，一区段包括一或多个区块 200。在一些实施例中，在存储器100中电压VDD的所有节点耦接在一起，电压VDDw的所有节点耦接在一起，电压VSS的所有节点耦接在一起(例如，接地)。存储器单元的一列耦接至一对位元线(例如，一位元线BL以及一位元线^L)。为了简化说明，仅标示出位元线BL<1>以及^L<1>。存储器单元的一列的一电源电路210提供电源(例如，电压VDD或电压VDDw)至存储器单元的该列。为了简化说明，仅标示出电源电路210<1>(例如，用于列Cl的电源电路 210)。在一些实施例中，一列中所有节点VDDI (晶体管PVDD和PVDDw的漏极以及晶体管Pl 和P2的源极)耦接在一起。例如，所有列Cl的节点VDDKlX或晶体管PVDD<1>和PVDDw<l> 的漏极以及晶体管P1<1>和P2<1>的源极)耦接在一起。所有列C2的节点VDDI<2>(或晶体管PVDD<2>和PVDDw<2>的漏极以及晶体管Pl<2>和P2<2>的源极)耦接在一起，等等。由于节点VDDI接收存储器100的存储器单元MC的供应电压VDD或电压VDDw，故节点 VDDI称作内部供应节点。当一列的晶体管PVDD(例如，列Cl的晶体管PVDD<1>)导通，电压 VDD导通至该列(例如，列Cl)的节点VDDI (例如，节点VDDK1 。相同地，当一列的晶体管PVDDw(例如，列Cl的晶体管PVDDw<l>)导通，电压VDDw导通至该列(例如，列Cl)的节点VDDI (例如，节点VDDK1 。在一些实施例中，当一晶体管PVDD (例如，晶体管PVDD<1>) 导通，对应的晶体管PVDDw(例如，晶体管PVDDw<l>)则不导通，而当晶体管PVDDw(例如，晶体管PVDDw<l>)导通，对应的晶体管PVDD (例如，晶体管PVDD<1>)则不导通。在一些实施例中，晶体管PVDD以及晶体管PVDDw为PMOS晶体管。因此，一高电压电平(例如，高电位 (High))驱动至一晶体管PVDD或一晶体管PVDDw的栅极以使该晶体管不导通。相反地，一低电压电平(例如，低电位(Low))驱动至一晶体管PVDD或一晶体管PVDDw的栅极以使该晶体管导通。存储器单元的一列的接地电路220于该列提供接地机制以及/或是电流路径。为了简化，仅标示出接地电路220<1>(例如，用于列Cl的接地电路220)。在一些实施例中，一节点VSSI耦接至对应的晶体管m以及晶体管N2的源极，且于一列中(例如，列Cl)所有节点VSSI (例如，节点VSSKD)耦接至相同列上的晶体管EN以及保存二极管RD的漏极(例如，晶体管EN<1>以及保存二极管RD<1>)。此外，在一些实施例中，为了节省布局空间，存储器100中所有节点VSSI (即所有存储器阵列130中所有区段中所有的节点VSSI)耦接在一起。由于节点VSSI提供存储器100中存储器单元MC的电流流向接地端(或电压VSQ的方法，故节点VSSI称作内部接地节点。当一晶体管EN(例如，晶体管EN<1>)导通，该晶体管 EN拉起其漏极的电压电平(例如，节点VSSK1 至其源极的电压电平(例如，电压VSS)。 然而当一晶体管EN<1>不导通，任何漏电流流经节点VSSK1〉至对应的保存二极管RD<1>。 在一些实施例中，晶体管EN汲取的电流(例如，电流Ien)为μ A程度(例如，10 μ Α)，远大于保存二极管RD汲取的电流(例如，电流Ird)，其通常为ρΑ程度。电流Ien对电流Ird的比值约为1000，且依照一列的存储器单元的数量以及晶体管EN和二极管RD的设计而有所不同。当电流流经二极管RD以取代流经晶体管ΕΝ，上述比值则越高，节省越多功率。在一
7些实施例中，由于二极管RD提供作为一电流路径以保存存储于存储器节点NO以及ZNO的数据，故被称作保存二极管RD。在一些实施例中，一 NMOS晶体管耦接该栅极至该漏极形成一保存二极管RD。因此，一高电位驱动晶体管EN的栅极以使该晶体管EN导通，然而一低电位驱动晶体管EN的栅极以使该晶体管EN不导通。图2显示一分开的电源电路210<1>以及一接地电路220<1>于分别的区段 137-VDD以及137-VSS。一电路210以及一电路220可在相同以及/或不相同的电路中。上述实施例并非用以限制这些电路210以及电路220的位置以及/或组成一部分输入输出电路。存储器100中各存储器单元MC包括相同的元件。为了简化说明，仅标示出列Cl 中一存储器单元MC的细节。晶体管Pl，P2，Ni，以及N2于一存储器单元MC形成一交叉闩锁(cross latch)。节点NO以及ZNO用于一存储器单元MC以存储数据。晶体管N3以及 N4提供作为一机制分别传送数据从节点NO以及ZNO至位元线BL以及^L。在一存储器单元MC的读取操作下，存储于节点NO以及ZNO的数据分别经由晶体管N3以及N4传送至各自的位元线BL以及^L。在写入操作下，位元线BL以及ZBL的数据分别经由N3以及N4传送至各自的节点NO以及ΖΝ0。在一些实施例中，存储器100操作于四种模式，包括一保存模式，一待机模式，一读取模式，以及一写入模式。一保存模式表示存储器100接收充足的电压VDD以及/或是电压VDDw使存储器单元MC保存存储于节点NO以及ZNO的数据。一待机模式表示存储器 100不作用于读取或写入模式，但例如存储器100已准备进列读取或写入或存储器100是在一减少功率消耗的模式，等等。在一些实施例中，一待机模式同于一保存模式，由于当存储器100不作用时，仅提供足够电源(例如，电压VDD以及/或是电压VDDw)以保存已存储的数据。为了举例，于下文讨论中若未另外注明，“待机模式”则包括待机模式以及/或是保存模式。一读取模式表示存储于节点NO以及ZNO的数据提供至其他电路，而一写入模式表示数据写入(并且存储)至节点NO以及ΖΝ0。为了于未存取单元取得数据讹误的风险以及节省功率的需求间的平衡，未存取的列以及/或是未存取的区块节点VDDI均电性连接至电压 VDD或电压VDDw以及/或是电压VDDw维持大约电压VDD的10%或降低至保存电压Vret 的0. 65伏特上下。为避免在未存取单元，未存取的列以及/或是未存取的区块的数据发生讹误的风险，相关的节点VDDI电性连接至电压VDD。其由于在一些实施例中，给存储器单元MC越高的供应电压，上述单元中的数据越不容易产生讹误。为了节省功率，相关的节点 VDDI电性连接至电压VDDw以及/或是将电压VDDw的电压电平降低至电压Vret，其由于给存储器单元MC越低的供应电压，越少该存储器单元造成的功率浪费以及/或是电流溢漏。在一些实施例中，存储器100中所有晶体管EN(例如，在所有位元阵列130中所有区段中所有的晶体管EN)于待机模式下均不导通。因此，任何于存储器单元MC的漏电流流经对应的保存二极管RD以节省功率，其由于在一些实施例中，保存二极管RD设计用以汲取足够的最小电流以保存存储于节点NO以及ZNO的数据。假设晶体管EN导通，晶体管EN所汲取的电流将多于流经保存二极管RD的电流溢漏。在一些实施例中，在存储器100中所有节点VDDI电性连接至电压VDD以及电压VDDw之一或其组合。存储器100在待机模式下选择电压VDD或电压VDDw以及一特定电压电平为一重要的设计选择，由于在此模式下，存储器100并非“执行操作”(例如，非写入也非读取)，节点VDDI提供一足够的电压以保存存储于存储器中的数据，需考虑若供应电压太低而发生该存储数据讹误的风险。在一些实施例中，电压VDD以及电压VDDw之一或其组合低于一足够保存存储数据的电压电平以节省功率。在一些实施例中，当存取存储器100(读取或是写入)，将存取区段的一行中多存储器单元MC (例如，存取存储器单元AMC)。存储器100中除了存储器单元AMC之外的存储器单元称作未存取存储器单元UAMC。具有一存取存储器单元AMC的一区段称为一存取区段AS。具有一未存取存储器单元UAMC的一区段称为一未存取区段UAS。上述存取存储器单元AMC的各存储器单元MC来自一区块200中的一列。具有一存取存储器单元AMC的一列称为一存取列AC。具有一未存取存储器单元UAMC的一列称为一未存取列UAC。举例来说，如图2所示，一区段包括3个区块200，例如，区块200A，200B, 200C(未标示)，而各区块 200A，200B, 200C包括4个列，列Cl，列C2，列C3，列C4。更于其他例子中，上述存取存储器单元AMC在行1中且在上述存取列Cl。上述存取存储器单元AMC，在一些实施例中，包括分别于区块200A，200B，200C中行1以及列Cl中的存取存储器单元AMC。若存取列AC为列 C2，则上述存取存储器单元AMC包括分别于区块200A，200B，200C中行1以及列C2中的存取存储器单元AMC。若存取列AC为列C3，则上述存取存储器单元AMC包括分别于区块200A， 200B,200C中行1以及列C3中的存取存储器单元AMC，等等。上述具有区块200A，200B，以及200C的一区段仅用以举例。一区段可具有任何多于或等于1个的区块200。相同地，一区块200可具有任何多于或等于1个的列。在一些实施例中，于读取操作下(例如，存储器100于一读取存取中)，在存取区段AS的晶体管EN导通，拉升相对应的节点VSSI (晶体管EN的漏极)的电压电平至相对应的晶体管EN的源极的电压电平(电压VSS或接地)。在未存取区段UAS中的晶体管EN不导通以节省功率。此外，在存取区段AS的节点VDDI均电性连接至电压VDD。在未存取区段UAS中的节点VDDI均电性连接至电压VDD或电压VDDw之一。在一些实施例中，为了节省功率，在未存取区段UAS中的节点VDDI电性连接至电压VDDw，且将电压VDDw降低至保存电压Vret左右。在一些实施例中，于写入操作下(例如，存储器100于一写入存取中)，在存取区段 AS的晶体管EN导通，拉升相对应的节点VSSI (晶体管EN的漏极)的电压电平至相对应的晶体管EN的源极的电压电平(电压VSS或接地)。在未存取区段UAS中的晶体管EN不导通以节省功率。此外，在存取列AC的所有节点VDDI均电性连接至电压VDDw以帮助写入，也即使得写入至存取存储器AMC更容易。在存取区段AS中未存取列UAC中的所有节点VDDI 均电性连接至电压VDD。在一些实施例中，在未存取区段UAS中所有节点VDDI电性连接至电压VDD或电压VDDw之一。在一存取列中(例如，列Cl)，由于节点VDDKD电性连接至电压VDDw，该存取存储器单元AMC的晶体管Pl以及P2(例如，所有晶体管P1<1>以及P2<1>)较差于同一存取存储器单元AMC对应的晶体管N3以及N4(例如，N3<1>以及N4<1>)。因此，写入至存取存储器单元AMC的节点NO以及节点ZNO较为容易。图3为一流程图300表示根据一些实施例操作一存储器100的方法。在步骤305中，制造存储器100，例如，具有二存储器阵列的存储器。各存储器阵列 130具有多区段。各区段具有四个区块200A，200B, 200C,且区块200A，200B, 200C各具有二行ROl与行R02以及四列(即为，列Cl，列C2，列C3，以及列C4)。电压VDD的所有节点均耦接在一起。电压VDDw的所有节点均耦接在一起。在一列中所有节点VDDI均耦接在一起 (例如，所有节点VDDK1〉耦接在一起，所有节点VDDI<2>耦接在一起，所有节点VDDI<3>耦接在一起，等等)。所有节点VSS耦接在一起，以及所有节点VSSI耦接在一起。在步骤310中，存储器100设置于一待机模式(或一数据保存模式)其中所有的晶体管EN不导通。举例来说，所有节点VDDKD, VDDI<2>，VDDI<3>，以及VDDI<4>均电性连接至电压VDDw，且为了节省功率，将电压VDDw降低至电压Vret以充分地保存已存储数据。然而，于任意列中的节点VDDI可电性连接至电压VDD，且为了节省功率将电压VDD降低至电压Vret。在步骤315中，存储器100设置于一读取模式。举例来说，从在一任意区段中的存储器单元(存取存储器单元AMC)读取一数据。此外，上述存取存储器单元AMC在区段的各区块200A，200B，以及200C的各行ROl以及列Cl中。在上述例子中，存取区段中所有晶体管EN均导通。未存取区块中(例如，除了区段以外的区段)所有晶体管EN均不导通。存取区段的所有节点VDDI电性连接至电压VDD。根据避免未存取区块中存储的数据讹误的风险以及节省功率之间的重要性，未存取区块的节点VDDI分别电性连接至电压VDD或电压 VDDw。节省功率的例子中，未存取区块UAS的所有节点VDDI均电性连接至电压VDDw且电压VDDw降低至电压Vret。在步骤320中，存储器100设置于一写入模式。举例来说，从在一任意区段中的存储器单元(存取存储器单元AMC)读取一数据。此外，上述存取存储器单元AMC在区段的各区块200A，200B,以及200C的各行ROl以及列Cl中。在上述例子中，各存取区块200A，200B, 以及200C的存取列Cl的所有晶体管EN均导通。未存取区块中(例如，除了区段以外的区段)各区块200A，200B,以及200C的未存取列C2，C3，以及C4的所有晶体管EN均不导通。 存取区段的所有节点VDDI电性连接至电压VDDw。依照避免未存取区块中存储的数据讹误的风险以及节省功率之间的重要性，未存取区块的节点VDDI分别电性连接至电压VDD或电压VDDw。节省功率的例子中，未存取区块UAS的所有节点VDDI均电性连接至电压VDDw且电压VDDw降低至电压Vret。一些实施例详述于上。然而，应了解在不违背本发明的精神以及范围下可作各种修改。例如，多个晶体管表示为特定的掺杂物形态(例如，NM0S(N型金属氧化物半导体)以及PMOS(P型金属氧化物半导体))均用以举例。本发明所披露的实施例并非限制于一特定形式，然而一特定晶体管的上述掺杂物形态为一设计选择并包含于该实施例的范围内。于上述多种信号的逻辑电平(例如，低电位(Low)或高电位(High))也用以举例，实施例中当一信号为动作(activated)以及/或是不动作(deactivated)并非用以限制特定的电压电平，然而选择一电压电平为一种设计选择。在多种情况下，一晶体管的功能如同一开关(例如，晶体管P1，P2，等等)。因此，可以一开关取代一晶体管。在上述说明的实施例中，一NMOS 晶体管设置为一保存二极管RD，然而该实施例并非限制于此，任何可提供一电流路径的装置均包含于该实施例的范围中。上述方法显示的步骤用以举例，然而其并非必须依照该指示执行。该步骤均可于根据本发明实施例的精神以及范畴下适当地加入，替代，改变顺序，以及/或是删去。本发明说明书的各权利要求由各实施例组成，且合并不同权利要求以及/或是不同实施例仍为本发明的范围并对于本领域技术人员在参酌本说明书后为明显。
权利要求
1.一种存储器阵列，包括由多行以及多列组成的多个存储器单元，上述列中至少具有一既定列，包括一第一电源供应节点，用以提供一第一电压；一第二电源供应节点，用以提供一第二电压；多个内部供应节点，耦接在一起并用以接收上述第一电压或上述第二电压之一至上述既定列的多个既定存储器单元中；以及多个内部接地节点，耦接在一起并用以提供至少二电流路径于上述既定列的上述既定存储器单元中。
2.如权利要求1所述的存储器阵列，还包括一第一开关，耦接至上述内部供应节点，且上述第一电源供应节点借由上述第一开关以提供上述第一电压；以及一第二开关，耦接至上述内部供应节点，且上述第二电源供应节点借由上述第二开关以提供上述第二电压，其中当上述第一开关设置为导通时，上述第二开关则设置为不导通， 而当上述第二开关设置为导通时，上述第一开关则设置为不导通。
3.如权利要求1所述的存储器阵列，还包括一NMOS晶体管，耦接至上述内部接地节点， 且用以提供上述至少二电流路径中的一第一电流路径，以及一二极管，耦接至上述内部接地节点，且用以提供上述至少二电流路径中的一第二电流路径。
4.如权利要求1所述的存储器阵列，其中上述既定列中的上述既定记忆单元之一于一写入操作下，上述既定列的上述内部供应节点用以接收上述第二电压，且上述第二电压低于上述第一电压。
5.如权利要求1所述的存储器阵列，还包括一NMOS晶体管以及一二极管，耦接至上述内部接地节点，且上述NMOS晶体管在一写入操作期间导通。
6.一种存储器阵列方法，适用于具有至少一区段的多存储器单元的一存储器阵列；各上述存储器单元具有一内部电源供应节点以及一内部接地节点；一区段具有至少一区块； 各区块具有至少一列以及至少一行；各列具有提供一第一电压的一第一节点以及提供不同于上述第一电压的一第二电压的一第二节点，以及耦接至各列中各存储器单元的各内部接地节点的至少二电流路径；各列中各存储器单元的各上述内部电压供应节点使用上述第一电压以及上述第二电压；一第一电流流经一第一电流路径以及一第二电流流经一第二电流路径，其中上述第一电流大于上述第二电流；其中，写入至一存取区段的一存取区块的一存取列的一存取存储器单元时，于上述存取区段的上述存取区块所执行的步骤，包括提供上述第二电压至上述存取列的各上述存储器单元的各上述内部电源供应节点；提供上述第一电压至一未存取列的各上述存储器单元的各上述内部电源供应节点；以及耦接上述第一电流路径至上述存取列的各上述存储器单元的各上述内部接地节点以及上述未存取列的各上述存储器单元的各上述内部接地节点。
7.如权利要求6所述的存储器阵列方法，其中写入至上述存取区段的上述存取区块的上述存取列的上述存取存储器单元时，于上述存取区段的一未存取区块所执行的步骤，包括提供上述第一电压至各上述列的各上述存储器单元的各上述内部电源供应节点，以及耦接上述第一电流路径至各上述列的各上述存储器单元的各上述内部接地节点，其中写入至上述存取区段的上述存取区块的上述存取列的上述存取存储器单元，于一未存取区段所执行的步骤，包括耦接上述第二电流路径至各上述列的各上述存储器单元的各上述内部接地节点，以及提供上述第一电压以及上述第二电压之一或其组合至各上述存储器单元的各上述内部电源供应节点。
8.一种存储器阵列方法，适用于具有至少一区段的多存储器单元的一存储器阵列；各存储器单元具有一内部电源供应节点以及一内部接地节点；一区段具有至少一区块；各区块具有至少一列以及至少一行；各列具有一第一节点提供一第一电压以及一第二节点提供不同于上述第一电压的一第二电压，以及至少二电流路径耦接至各列中各存储器单元的各内部接地节点；各列中各存储器单元的各内部电压供应节点使用上述第一电压以及上述第二电压；一第一电流流经一第一电流路径以及一第二电流流经一第二电流路径，其中上述第一电流大于上述第二电流；其中，读取一存取区段的一存取区块的一存取列的一存取存储器单元时，于上述存取区段的上述存取区块所执行的步骤，包括提供上述第一电压至各上述存取存储器单元的各上述内部电源供应节点；以及耦接上述第一电流路径至各上述存储器单元的各上述内部接地节点。
9.如权利要求8所述的存储器阵列方法，其中读取上述存取区段的上述存取区块的上述存取列的上述存取存储器单元时，于上述存取区段的一未存取区块所执行的步骤，包括耦接上述第二电流路径至各上述列的各上述存储器单元的各上述内部接地节点；以及提供上述第一电压以及上述第二电压之一或其组合至各上述存储器单元的各上述内部电源供应节点。
10.一种存储器阵列方法，用于具有至少一区段的多存储器单元的一存储器阵列；各存储器单元具有一内部电源供应节点以及一内部接地节点；一区段具有至少一区块；各区块具有至少一列以及至少一行；各列具有一第一节点提供一第一电压以及一第二节点提供不同于上述第一电压的一第二电压，以及至少二电流路径耦接至各列中各存储器单元的各内部接地节点；各列中各存储器单元的各内部电压供应节点使用上述第一电压以及上述第二电压；一第一电流流经一第一电流路径以及一第二电流流经一第二电流路径，其中上述第一电流大于上述第二电流；将上述存储器阵列操作于一待机模式的步骤，包括上述第二电流路径应用于各上述存储器单元的各上述内部接地节点；以及提供上述第一电压以及上述第二电压之一或其组合至各上述存储器单元的各上述内部电源供应节点。
11.如权利要求10所述的存储器阵列方法，还包括利用一保存电压作为上述第一电压以及上述第二电压之一或其组合。
全文摘要
一种存储器阵列以及存储器阵列方法，该存储器包括由多行以及多列组成的多个存储器单元。上述多列中至少一列包括一第一电源供应节点用以提供一第一电压，一第二电源供应节点用以提供一第二电压，多个内部供应节点耦接在一起并用以接收上述第一电压或上述第二电压之一并提供至一列的多个存储器单元中，多个内部接地节点耦接在一起并用以提供至少二电流路径于一列中的多个存储器单元。本发明能够节省功率。
文档编号G11C16/06GK102332301SQ20101057681
公开日2012年1月25日 申请日期2010年12月1日 优先权日2010年7月13日
发明者许国原, 邓儒杰, 郑东植, 金英奭, 金荣奭, 陶昌雄 申请人:台湾积体电路制造股份有限公司