专利名称：用于减小半导体存储器装置中阵列干扰的影响的技术的制作方法
技术领域：
本发明大体上涉及半导体存储器装置，尤其涉及用于减小半导体存储器装置中阵列干扰的影响的技术。
背景技术：
使用改进性能、减小泄漏电流及提高总缩放比例的技术、材料及装置以使用及/或制造高级集成电路是持续趋势。绝缘硅片(SOI)是ー种可用于制造这种集成电路的材料。这种集成电路被称为SOI装置，且可包含(举例来说)部分耗尽型(PD)装置、全耗尽型(FD)装置、多栅极装置(举例来说，双栅极或三栅极)及Fin-FET装置。半导体存储器装置可包含其中可存储电荷的电浮体。半导体存储器装置还可在离散电容器上存储电荷。存储于所述电浮体或存储于离散电容器中的电荷可代表逻辑高或ニ 进制“I”数据状态或逻辑低或ニ进制“0”数据状态。半导体存储器装置还可用绝缘硅片(SOI)衬底、大块衬底(举例来说，能够使浮体隔离)、局部绝缘硅片(SOI)及/或3-D装置。举例来说，半导体存储器装置可用3-D装置(举例来说，多栅极装置、Fin-FET、嵌入式栅极及柱子)制造。在ー项常规技术中，半导体存储器装置的存储器単元具有ー个或ー个以上存储器晶体管，其可通过施加偏压到存储器晶体管的漏极区域及施加高于所述存储器晶体管的阈值电压的偏压到存储器晶体管的栅极来读取。因而，常规读取技术响应于将偏压施加到所述存储器晶体管的栅极而感测所提供/所产生的通道电流量以确定存储器単元的状态。举例来说，所述存储器単元的电浮体区域可具有对应于两个或两个以上不同逻辑状态的两个或两个以上不同电流状态(举例来说，两个不同电流条件/状态对应于两个不同逻辑状态ニ进制“0”数据状态及ニ进制“ I ”数据状态)。另外，用于具有N通道类型存储器晶体管的存储器単元的常规写入技术通常因通道影响电离、带到带遂穿(栅致漏极泄漏“GIDL”)或直接注入而导致多子过量。多子可经由漏极侧孔移除、源极侧孔移除或漏极及源极孔移除而使用后侧门脉冲来移除。通常，常规读取及/或写入技术可导致相对大的功率消耗及相对大的电压摆动，其可造成干扰存储器装置中未选择的行中的存储器単元。在读取或写入操作期间所施加的正门与负门之间的脉冲可减小存储器装置中存储器单元的浮体区域中的电荷载子的净含量，继而渐渐地消除存储器単元中存储的数据。在负电压被施加到存储器单元晶体管的栅极从而导致负栅极偏压的情况下，在栅极之下的少子的通道可被消除。然而，少子中的ー些在接ロ缺陷中保持为“捕获的”。捕获的少子中的一些与多子再次结合，其可被附接到栅极，且位于浮体区域中的多子中的净电荷可能会随时间推移而減少。此现象的特征表现为电荷泵吸(charge pumping),这是ー个问题，因为存储器单元中的电荷载子的净含量可减少,继而渐渐地消除存储于存储器単元中数据。此外，常规读取及/或写入技术可导致ー个或ー个以上未选择的存储器单元中的干扰(举例来说，影响存储于存储器単元中的数据状态)。举例来说，多个存储器単元可耦合到共同源线(SL)。虽然可为读取及/或写入操作选择单一的存储器単元，但是耦合到源线(SL)的所有存储器単元可接收被施加到所述源线(SL)的电压。因此，耦合到所述源线(SL)的ー个或ー个以上未选择的存储器単元可能会受到施加到所述源线(SL)的电压的干扰(举例来说，影响存储于存储器単元中的电荷量)。在另ー个常规的读取及写入技术中，多个数据存储电容器可由受字线(WL)控制的ー个或ー个以上对应存取晶体管而从共同位线(BL)中分离出来。对于常规的读取及写入操作，对于未选择的数据存储电容器，字线(WL)到字线(WL)耦合及位线电压中的波动可增加电荷损失的速率。鉴于上述情况，应理解，存在与用于半导体存储器装置中读取及/或写入的常规技术相关联的大量问题及缺点。
发明内容
本发明掲示用于减小半导体存储器装置中阵列干扰的影响的技术。在ー个特定示范性实施例中，所述技术可实现为用于通过至少部分基于有效操作的频率而増加半导体存储器装置的刷新速率以减小半导体存储器装置中阵列干扰的影响的方法。所述方法可包括接收包含第一子阵列地址的第一刷新命令以对与所述第一子阵列地址相关联的存储器单元的第一逻辑子阵列执行第一刷新操作。所述方法还可包括接收包含第二子阵列地址的第ニ刷新命令以对与所述第二子阵列地址相关联的存储器单元的第二逻辑子阵列执行第二刷新操作，其中所述第二刷新命令是在接收到所述第一刷新命令一段时间之后接收。所述方法可进ー步包括在所述时间段期间执行若干并发刷新操作。依照此特定示范性实施例的其它方面，所述若干并发刷新操作可至少部分基于在所述时间段期间执行的包含有效子阵列地址的若干有效操作，其中所述有效操作可访问ー个或ー个以上子阵列地址。依照此特定示范性实施例的另外方面，执行的所述若干并发刷新操作可至少部分基于在多个存储器单元库内的多个子阵列中的若干子阵列。依照此特定示范性实施例的额外方面，在所述有效操作的所述有效子阵列地址等于第一并发刷新操作的刷新子阵列地址的情况下，所述刷新子阵列地址可存储于冲突缓冲器中。依照此特定示范性实施例的其它方面，其中存储于所述冲突缓冲器中的刷新子阵列地址可用于第二并发刷新操作，其中所述第一并发刷新操作是对与所述第二并发刷新操作不同的子阵列地址执行。依照此特定示范性实施例的另外方面，所述方法还可包括当对存储于所述冲突缓冲器的所述刷新子阵列地址执行所述第二并发刷新操作时，清除所述冲突缓冲器。依照此特定示范性实施例的额外方面，所述方法还可包括在对存储于所述冲突缓冲器的子阵列地址完成所述第一刷新操作及所述第二刷新操作中的至少ー个之后立刻清除所述冲突缓冲器。依照此特定示范性实施例的另一方面，存储于所述冲突缓冲器中的所述刷新子阵列地址可用于所述第二刷新操作的所述第二子阵列地址。依照此特定示范性实施例的其它方面，所述并发刷新操作是对存储于并发刷新子阵列计数器及锁存器中的子阵列地址执行。在另ー特定示范性实施例中，所述技术被实现为用于通过与ー个或ー个以上有效操作并行地执行并发刷新操作而增加接收ー个或ー个以上刷新命令的半导体存储器装置的刷新速率的方法。所述方法可包括接收包含第一子阵列地址的第一刷新命令以对与所述第一子阵列地址相关联的存储器单元的第一逻辑子阵列执行第一刷新操作。所述方法还可包括接收包含第二子阵列地址的第二刷新命令以对与所述第 二子阵列地址相关联的存储器単元的第二逻辑子阵列执行第二刷新操作，其中所述第二刷新命令是在接收到所述第一刷新命令一段时间之后接收。所述方法还可包括在所述时间段期间执行若干并发刷新操作。依照此特定示范性实施例的其它方面，所述若干并发刷新操作可至少部分基于包含在所述时间段期间执行的有效子阵列地址的若干有效操作，其中所述有效操作可访问ー个或ー个以上子阵列地址。依照此特定示范性实施例的另外方面，执行的所述若干并发刷新操作可至少部分基于在多个存储器单元库内的多个子阵列中的若干子阵列。依照此特定示范性实施例的额外方面，在所述有效操作的所述有效子阵列地址等于第一并发刷新操作的刷新子阵列地址的情况下，所述刷新子阵列地址可存储于冲突缓冲器中。依照此特定示范性实施例的另一方面，存储于所述冲突缓冲器中的所述刷新子阵列地址可用于第二并发刷新操作，其中所述第一并发刷新操作是对与所述第二并发刷新操作不同的子阵列地址执行。依照此特定示范性实施例的其它方面，所述方法还可包括当对存储于所述冲突缓冲器中的刷新子阵列地址执行所述第二并发刷新操作时，清除所述冲突缓冲器。依照此特定示范性实施例的另外方面，所述方法还可包括在完成所述第一刷新操作及所述第二刷新操作中的至少ー个之后立刻清除所述冲突缓冲器。依照此特定示范性实施例的额外方面，存储于所述冲突缓冲器的刷新子阵列地址可用于所述第二刷新操作的第二子阵列地址。依照此特定示范性实施例的另一方面，所述并发刷新操作是对存储于并发刷新子阵列计数器及锁存器中的子阵列地址执行。依照另ー个特定示范性实施例，所述技术可实现为用于减小半导体存储器装置中阵列干扰的影响的系统。所述半导体存储器装置可包括用于接收指向有效子阵列地址的第一有效命令以对所述有效子阵列地址执行若干有效操作的构件。所述半导体存储器装置还可包括用于在两个连续刷新操作之间对ー个或ー个以上无效子阵列地址执行若干并发刷新操作的构件，其中所述若干并发刷新操作可至少部分基于在所述两个连续刷新操作之间执行的若干有效操作。在另ー个特定示范性实施例中，所述技术可实现为用于减小阵列干扰的影响的半导体存储器装置。所述半导体存储器装置可包括具有以行及列的阵列布置的ー个或ー个以上存储器单元库的存储器单元阵列，其中所述ー个或ー个以上存储器单元库中的每ー个可包含多个存储器単元子阵列。所述半导体存储器装置还可包括多个并发刷新控制器，其耦合到ー个或ー个以上存储器单元库，所述多个并发刷新控制器经配置以提供ー个或ー个以上并发刷新控制信号到ー个或ー个以上存储器単元库以执行ー个或ー个以上并发刷新操作。依照此特定示范性实施例的其它方面，所述半导体存储器装置还可包括一个或ー个以上行地址锁存器及解码器，所述ー个或ー个以上行地址锁存器及解码器经配置以将所述ー个或ー个以上并发刷新控制信号从所述多个并发刷新控制器提供到所述ー个或ー个以上存储器単元库。依照此特定示范性实施例的另外方面，所述多个并发刷新控制器中的每ー个可经配置以产生启用或禁用对应的行地址锁存器及解码器的多路复用器控制信号。依照此特定示范性实施例的额外方面，所述多个并发刷新控制器中的每ー个可包括刷新行计数器。
依照此特定示范性实施例的另一方面，所述刷新行计数器可存储与ー个或ー个以上存储器单元库中的对应者的多个子阵列相关联的行地址信息。依照此特定示范性实施例的其它方面，所述多个并发刷新控制器中的每ー个还可包括并发刷新子阵列计数器及锁存器。依照此特定示范性实施例的另外方面，所述并发刷新子阵列计数器及锁存器可存储与ー个或ー个以上存储器单元库中的对应者相关联的子阵列地址信息。依照此特定示范性实施例的额外方面，每ー并发刷新子阵列计数器及锁存器可随着有效命令的每一次执行而递增或切換到下一个子阵列地址。依照此特定示范性实施例的另一方面，在每ー并发刷新子阵列计数器及锁存器可递增或切换过所述ー个或ー个以上存储器单元库中的对应者的全部所述多个子阵列之后，对应的刷新行计数器可递增或切換到下ー个行地址。依照此特定示范性实施例的其它方面，所述多个并发刷新控制器中的每ー个还可包括冲突缓冲器。依照此特定示范性实施例的另外方面，所述冲突缓冲器在冲突条件下存储子阵列地址信息。依照此特定示范性实施例的额外方面，所述冲突条件可发生在ー个或ー个以上有效命令的子阵列地址信息可等于存储于对应的并发刷新子阵列计数器或锁存器中的子阵列地址信息或所述ー个或ー个以上有效命令的所述子阵列地址信息可等于存储于对应的冲突缓冲器中的子阵列地址信息的情况下。依照此特定示范性实施例的另一方面，在所述冲突条件的情况下，冲突缓冲器可被设定到存储于对应的并发刷新子阵列计数器及锁存器中的子阵列地址。依照此特定示范性实施例的其它方面，所述半导体存储器装置还可包括命令解码器。依照此特定示范性实施例的另外方面，所述命令解码器可经配置以提供一个或ー个以上有效命令到所述ー个或ー个以上存储器单元库以执行ー个或ー个以上操作。依照此特定示范性实施例的额外方面，所述ー个或ー个以上操作可包含读取操作、写入操作、预先充电及刷新命令中的至少ー个。依照此特定示范性实施例的另一方面，所述半导体存储器装置还可包括正常刷新控制器。
依照此特定示范性实施例的其它方面，所述正常刷新控制器可经配置以提供ー个或ー个以上刷新控制信号到多个并发刷新控制器。现将參考如附图所示 的示范性实施例具体地描述本发明。虽然以下參考示范性实施例描述本发明，但应理解，本发明不限于此。本领域的熟练技术人员在阅读本文后将认识到额外的实施方案、修改及实施例以及其它使用领域，所述额外的实施方案、修改及实施例以及其它使用领域在本文描述的本发明的范围内，且本发明对其可具有明显实用性。
为了帮助更全面地理解本发明，现在參考附图，其中相同的数字指代相同的元件。这些图式不应被理解为本发明的限制，而仅为示范性的。图I展示依照本发明的实施例包含存储器单元阵列、数据写入及感测电路以及存储器单元选择及控制电路的半导体存储器装置的示意性框图。图2展示依照本发明的实施例包含存储器单元阵列、数据写入及感测电路以及存储器单元选择及控制电路的半导体存储器装置的详细示意性框图。图3展示依照本发明的实施例用于半导体存储器装置的数据写入及感测电路以及相关电路的并发刷新控制器的示意性框图。图4展示依照本发明的实施例用于半导体存储器装置的并发刷新控制器的详细框图。图5展示依照本发明的实施例用于半导体存储器装置的并发刷新控制器的操作流程图。
具体实施例方式本文中描述及说明了很多实施例。一方面，本发明是针对允许刷新及/或恢复存储于半导体存储器装置的存储器単元中的数据状态的干扰缓解方案的组合，从而减小对周围存储器単元的干扰。举例来说，本发明是针对通过增加有效存储器单元阵列的刷新速率以减小与所述有效存储器单元阵列中的ー个或ー个以上未选择的存储器単元相关联的损失的方案。此外，本发明是针对基于阵列活动增加刷新速率而不增加功率消耗的方案。參考图1，其展示依照本发明的实施例包括存储器单元阵列20、数据写入及感测电路36以及存储器单元选择及控制电路38的半导体存储器装置10的示意性框图。存储器单元阵列20可包括经由源线(SL)30及字线(WL) 28各自耦合到存储器单元选择及控制电路38，及经由位线(BL)32耦合到数据写入及感测电路36的多个存储器単元12。数据写入及感测电路36可从所选择的存储器单元12读取且可将数据写入到所选择的存储器単元12中。在示范性实施例中，数据写入及感测电路36可包含多个数据感测放大器。每ー数据感测放大器可接收至少一个位线(BL) 32及电流或电压參考信号。举例来说，每ー数据感测放大器为交叉耦合类型感测放大器以感测存储于存储器単元12中的数据状态。每ー数据感测放大器可使用电压及/或电流感测电路及/或技木。在示范性实施例中，每ー数据感测放大器可使用电流感测电路及/或技木。举例来说，电流感测放大器可将来自所选择的存储器单元12中的电流与參考电流(举例来说，ー个或ー个以上參考单元的电流)作比较。通过所述比较，可确定所选择的単元12是含有逻辑高(ニ进制“I”数据状态)还是逻辑低(ニ进制“0”数据状态)。本领域的普通技术人员可认识到，可使用任何类型或形式的数据写入及感测电路36 (包含ー个或ー个以上感测放大器，使用电压或电流感测技术感测存储于存储器単元12中的数据状态)读取存储于存储器单元12中的数据及/或将数据写入到存储器単元12中。此外，存储器单元选择及控制电路38可通过在ー个或ー个以上字线(WL) 28及/或源线(SL) 30上施加控制信号来选择及/或启用ー个或ー个以上预定的存储器単元12以促进从中读取数据及/或向其写入数据。所述存储器单元选择及控制电路38可使用地址数据(举例来说，行地址数据)产生这种控制信号。此外，所述存储器单元选择及控制电路38可包含字线解码器及/或驱动器。举例来说，所述存储器单元选择及控制电路38可包含ー个或ー个以上不同的控制/选择技术(及其电路)以选择及/或启用ー个或ー个以上预定的存储器单元12。这种技术及电路为本领域的熟练技术人员所熟知。注意，所有这种控制/选择技术及电路，不论是现在已知还是以后发展的，都将落入本发明的范围内。在示范性实施例中，半导体存储器装置10可实施两个写入操作步骤，因此存储器単元的行中的存储器単元12通过首先执行“清除”操作而被全部写入到预定的数据状态，而存储器単元12的行中的存储器単元12全部被写入到逻辑低(ニ进制“0”数据状态)。此后，存储器単元12的行中的所选择的存储器単元12被选择性地写入到预定的数据状态(举例来说，逻辑高(ニ进制“I”数据状态))。所述半导体存储器装置10还可实施ー个写入操作步骤，在存储器単元12的行中的所选择的存储器単元12被选择性地写入到逻辑高(ニ进制“ I”数据状态)或逻辑低(ニ进制“0”数据状态)，而无需首先实施“清除”操作。所述半导体存储器装置10可使用本文中所描述的示范性写入、保持及/或读取技术中的任何ー种。存储器単元12可包括N通道晶体管、P通道晶体管及/或两种类型的晶体管。实际上，所述存储器阵列20 (举例来说，感测放大器或比较器，行及列地址解码器以及线驱动器(本文中未说明))的外围的电路可包含P通道及/或N通道类型晶体管。P通道类型晶体管用于存储器阵列20的存储器単元12中，根据本发明，本领域的熟练技术人员应熟知合适的写入及读取操作(举例来说，用于N通道装置的负电压或相反极性的电压)。因此，为简洁起见，本文将不再讨论此类合适的电压。參考图2，展示依照本发明的实施例包括存储器单元阵列20、数据写入及感测电路36及存储器单元选择及控制电路38的半导体存储器装置10的更详细示意性框图。如先前图I中所描述，半导体存储器装置10可包含存储器单元阵列20，所述存储器单元阵列包括经由源线(SL)30及字线(WL) 28各自耦合到ー个或ー个以上存储器単元选择及控制电路38(a-x)，及经由位线(BL) 32耦合到数据写入及感测电路36的多个存储器単元12。所述写入及感测电路36可从所选择的存储器单元12读取数据且可将数据写入到所述所选择的存储器単元12中。存储器单元选择及控制电路38可在ー个或ー个以上字线(WL) 28及/或源线(SL) 30上产生控制信号。命令解码器44、正常刷新控制器46及/或地址寄存器48可将ー个或ー个以上控制信号施加到存储器单元阵列20及/或存储器单元选择及控制 电路38。存储器单元阵列20的存储器単元12可布置到ー个或ー个以上个别存储器单元12库中。每ー个别存储器単元12库可经由对应的存储器单元选择及控制电路38(a-x)被独立地激活。存储器単元12库的数量依据存储器单元阵列20的大小而变化。此外，存储器单元选择及控制电路38(a-x)的数量对应于在存储器单元阵列20内部的存储器単元12库的数量。举例来说，较小的存储器单元阵列20比较大的存储器单元阵列20具有较少存储器単元12库。在示范性实施例中，所述存储器单元阵列20可布置到8个存储器単元12库中(举例来说，库0到库7)。此外，所述8个存储器単元12库中的每ー个可经由对应的存储器单元选择及控制电路38 (a-h)而独立地被激活。每一存储器单元12库可包含ー个或ー个以上存储器単元12的逻辑子阵列。举例来说，存储器単元12的每ー逻辑子阵列可包含ー个或ー个以上可共享相同行地址的存储器单元12的个别物理子阵列。库中存储器单元12的逻辑子阵列的数量依据存储器单元阵列20的架构及/或存储器単元12的逻辑子阵列的物理大小而变化。在示范性实施例中，存储器単元12的每ー个别库可包含16个逻辑子阵列(举例来说，子阵列0到子阵列15)。存储器单元选择及控制电路38可包含ー个或ー个以上行地址锁存器及解码器40以及ー个或ー个以上并发刷新控制器42。每一行地址锁存器及解码器40可接收信号以访问存储器单元阵列20中库的子阵列的行。在示范性实施例中，每一行地址锁存器及解码器40可接收与另一行地址锁存器及解码器40同步的信号以便访问存储器单元阵列20中多 个库的子阵列的行。每一行地址锁存器及解码器40可经由ー个或ー个以上字线(WL) 28及/或源线(SL) 30耦合到所述存储器单元阵列20。在示范性实施例中，可为存储器单元阵列20的每ー库提供行地址锁存器及解码器40以独立地访问及/或控制存储器单元阵列20的每ー库。每ー并发刷新控制器42可接收ー个或ー个以上来自命令解码器44及/或正常刷新控制器46的控制信号。每ー并发刷新控制器42可接收来自命令解码器44及/或正常刷新控制器46的控制信号且可经由对应的行地址锁存器及解码器40、字线(WL) 28及源线(S L) 30将所述控制信号提供到存储器单元阵列20。每ー并发刷新控制器42可启用或禁用对应的行地址锁存器及解码器40。在示范性实施例中，每一行地址锁存器及解码器40可提供行地址控制信号到存储器单元阵列20。每ー并发刷新控制器42可产生能够启用或禁用由对应的行地址锁存器及解码器40提供到存储器单元阵列20的行地址控制信号的多路复用器控制信号。存储器单元选择及控制电路38内部的并发刷新控制器42的数量取决于存储器单元阵列20内的库的数量。在示范性实施例中，并发刷新控制器42与在存储器单元阵列20内部的单ー库相关联。因此，在存储器单元选择及控制电路38内部的并发刷新控制器42的数量与在存储器单元阵列20内的库的数量相同。存储器单元阵列20内的每ー库在对应的并发刷新控制器42的控制下独立地及/或并发地被访问及/或刷新。在另ー示范性实施例中，每ー并发刷新控制器42可接收ー个或ー个以上来自命令解码器44及/或正常刷新控制器46的刷新控制信号。所述ー个或ー个以上来自命令解码器44及/或正常刷新控制器46的刷新控制信号可包含刷新计时器信号、解码命令及/或与ー个或ー个以上刷新操作相关联的定时控制。如下文具体讨论，每ー并发刷新控制器42可接收ー个或ー个以上刷新控制信号，并确定是否执行ー个或ー个以上刷新操作。命令解码器44可接收ー个或ー个以上时钟及/或控制信号以提供ー个或ー个以上库激活命令。举例来说，命令解码器44可接收多个时钟及/或控制信号以产生一个或ー个以上库激活命令。所述命令解码器44可接收多个时钟及/或控制信号以产生读取命令、写入命令、预充电命令、刷新命令及/或对存储器单元阵列20的库执行的其它命令。举例来说，刷新命令可以是具有预定时间段以刷新存储于存储器単元12的一组逻辑子阵列的数据状态(举例来说，逻辑高(ニ进制“ I”数据状态)或逻辑低(ニ进制“0”数据状态))的操作。在另ー示范性实施例中，命令解码器44可产生ー个或ー个以上刷新控制信号。在其它示范性实施例中，命令解码器44可接收ー个或ー个以上刷新控制信号，且可提供所述ー个或ー个以上刷新控制信号到正常刷新控制器46以使ー个或ー个以上刷新操作更容易。正常刷新控制器46可经由行地址锁存器及解码器40及/或并发刷新控制器42供给ー个或ー个以上刷新控制信号到存储器单元阵列20。正常刷新控制器46可产生ー个或ー个以上刷新控制信号或接收来自命令解码器44的ー个或ー个以上刷新控制信号。在示范性实施例中，正常刷新控制器46可提供ー个或ー个以上刷新控制信号以刷新存储器单元阵列20的一行。举例来说，在刷新命令期间，正常刷新控制器46可提供具有行地址的ー个或ー个以上刷新控制信号到行地址锁存器及解码器40，且存储器单元阵列20中具有行地址的ー个或ー个以上存储器単元12可相应地被刷新。 正常刷新控制器46可确定刷新命令之间的时间间距。举例来说，与正常刷新控制器46相关联的刷新命令(举例来说，刷新循环)之间的时间间隔可变化。然而，在示范性实施例中，与正常刷新控制器46相关联的刷新命令之间的时间间隔大约为7. 8微秒。举例来说，刷新命令之间的时间间隔可由存储器控制器(未显示)在外部产生或由正常刷新控制器46在内部产生。地址寄存器48可耦合到行地址锁存器及解码器40及/或并发刷新控制器42。所述地址寄存器48可接收ー个或ー个以上具有行地址及/或子阵列地址的操作控制信号，并解码所述ー个或ー个以上操作控制信号以提供所述行地址及/或子阵列地址到存储器单元阵列20的库以使ー个或ー个以上操作更容易。此外，地址寄存器48可将存储器单元阵列20内的库的行地址及/或子阵列地址提供到行地址锁存器及解码器40及/或并发刷新控制器42以使ー个或ー个以上操作更容易。參考图3，展示依照本发明的实施例用于半导体存储器装置10的存储器単元选择及控制电路38的并发刷新控制器42的详细示意性框图。如图3中所示，所述并发刷新控制器42可耦合到命令解码器44、正常刷新控制器46及/或地址寄存器48。并发刷新控制器42可包含刷新行计数器50、并发刷新子阵列计数器及锁存器52及/或冲突缓冲器54。并发刷新控制器42可控制存储器单元阵列20的刷新操作。当接收到来自正常刷新控制器46的ー个或ー个以上刷新控制信号时或当接收到来自命令解码器44的ー个或ー个以上有效命令并传送到并发刷新控制器42吋，并发刷新控制器42可控制ー个或ー个以上刷新操作。在示范性实施例中，并发刷新子阵列计数器及锁存器52可含有用于并发刷新操作的子阵列地址。并发刷新操作可由从命令解码器44接收的有效命令触发。冲突缓冲器54可含有先前由于并发刷新子阵列计数器及锁存器52与地址寄存器48之间的冲突(举例来说，存储于并发刷新子阵列计数器及锁存器52的子阵列地址等于地址寄存器48中的子阵列地址)而被阻断的并发刷新操作的子阵列地址。在存储于冲突缓冲器54中的子阵列地址不等干与有效命令相关联的子阵列地址的情况下，在接收到有效命令之后立即对存储于冲突缓冲器54中的子阵列地址并发地执行刷新操作。在对存储于冲突缓冲器54的子阵列地址执行并发刷新操作的情况下，所述冲突缓冲器54可清除或复位存储于其中的子阵列地址。举例来说，地址寄存器48可提供行地址及/或存储器单元阵列20内的库的子阵列地址到并发刷新控制器42。在冲突缓冲器54为缺省值或处于清除状态并且与有效命令相关联的子阵列地址不等于存储于并发刷新子阵列计数器及锁存器52中的子阵列地址的情况下，可对存储于并发刷新子阵列计数器及锁存器52中的子阵列地址并发地执行刷新操作。在对存储于并发刷新子阵列计数器及锁存器52中的子阵列地址执行并发刷新操作的情况下，并发刷新子阵列计数器及锁存器52可递增存储于其中的子阵列地址。在其它示范性实施例中，在冲突条件的情况下(举例来说，冲突缓冲器54中的子阵列地址等于在ー个或ー个以上有效命令中的子阵列地址)，并发刷新控制42可对并发刷新子阵列计数器及锁存器52中的子阵列地址执行并发刷新操作。此外，冲突条件可发生在冲突缓冲器54空着且并发刷新子阵列计数器及锁存器52中的子阵列地址等于在一个或ー个以上有效命令中的子阵列地址的情况下，并发刷新子阵列计数器及锁存器52中的子阵列地址可存储于冲突缓冲器54中。并发刷新子阵列计数器及锁存器52可同时或随后被递 址执行并发刷新操作。在示范性实施例中，在对存储器単元12内的库的所有子阵列执行并发刷新操作的情况下，并发刷新子阵列计数器及锁存器52可被复位或清除。在所述并发刷新子阵列计数器及锁存器52被清除或复位的情况下，可不执行并发刷新操作，直到接收到正常刷新命令。在示范性实施例中，在对ー个或ー个以上存储器单元阵列20的库执行一个或ー个以上操作(举例来说，读取操作、写入操作、预充电操作及/或刷新操作)的情况下，并发刷新控制器42可増加刷新速率。对于对ー个或ー个以上存储器单元阵列20的库执行的一个或ー个以上操作，并发刷新控制器42以8倍、16倍、32倍、64倍等等増加刷新速率。举例来说，并发刷新控制器42在对存储器单元阵列20的库执行ー个或ー个以上操作的情况下以16倍増加刷新速率。并发刷新控制器42可通过在连续的刷新命令之间引入并发刷新操作而增加刷新速率。举例来说，并发刷新控制器42可每4毫秒而非每64毫秒刷新存储器单元阵列20的库。在示范性实施例中，并发刷新控制器42可至少部分基于在由正常刷新控制器46初始化的刷新命令之间对存储器单元阵列20的库执行的操作数量而增加刷新速率。举例来说，在存储器单元阵列20的库包含16个子阵列的情况下，在并发刷新子阵列计数器及锁存器52于16个并发刷新命令之后被复位及清除的实施方案中，相较于由正常刷新控制器46初始化的刷新速率而言，并发刷新控制器42以16倍増加刷新速率。此外，可基于在存储器单元阵列20内的库的子阵列的数量的増加或减小而増加或减小所述刷新速率。举例来说，在并发刷新子阵列计数器及锁存器52在8个并发刷新操作之后被复位及清除的实施方案中，存储器单元阵列20内的库可包含8个子阵列，且并发刷新控制器42以8倍増加刷新速率。在另ー示范性实施例中，当已经在正常刷新操作之间并发地刷新每一子阵列之后，并发刷新子阵列计数器及锁存器52可不复位。通过不复位并发刷新子阵列计数器及锁存器52，刷新速率与ー个或ー个以上从命令解码器44中所接收的有效命令相关联(举例来说，预充电命令)。此外，存储器单元阵列20内的库可包含32个子阵列，且每次并发刷新子阵列计数器及锁存器52可完成32个并发刷新命令吋，并发刷新控制器42可在刷新循环期间以最大的32倍増加刷新速率。举例来说，刷新循环可为两个连续刷新命令之间的时间段，在此期间可发生ー个或ー个以上并发刷新操作(举例来说，读取操作、写入操作及/或预充电操作)。举例来说，在刷新命令期间执行2个操作的情况下，并发刷新控制器42以2倍増加刷新速率且以刷新命令执行2个刷新操作。此外，在刷新命令期间执行4个操作的情况下，并发刷新控制器42以4倍増加刷新速率且以刷新命令执行4个刷新操作。此外，在有效命令期间执行2个刷新操作的情况下，并发刷新速率以2倍増加。并发刷新控制器42的刷新行计数器50可存储与存储器单元阵列20内的库相关联的行地址信息。刷新行计数器50可存储用于存储器単元20内的库的所有子阵列的行地址信息。举例来说，刷新行计数器50可存储与存储器单元阵列20内的库0相关联的行地 址信息。在示范性实施例中，所述行地址信息可包含存储器单元阵列20内的库的子阵列内部的刷新行地址。在操作期间，一旦库的所有子阵列已经被刷新，那么刷新行计数器50可被递增或切換到下ー个行地址(举例来说，如图4中所详细展示)。并发刷新子阵列计数器及锁存器52可存储与存储器单元阵列20内的库相关联的子阵列地址信息。举例来说，所述并发刷新子阵列计数器及锁存器52可存储刷新操作的子阵列地址。在第一子阵列地址(举例来说，子阵列地址“0”)的刷新操作完成之后立刻将并发刷新子阵列计数器及锁存器52递增或切換到下一个子阵列地址(举例来说，子阵列地址“I，，)。此外，并发刷新子阵列计数器及锁存器52可被复位到预定状态。举例来说，并发刷新子阵列计数器及锁存器52在初始建立期间可被复位到子阵列地址“O”。此外，并发刷新子阵列计数器及锁存器52在初始建立期间可被复位到子阵列地址“10”。在并发刷新子阵列计数器及锁存器52递增或切換过存储器单元阵列20内的库的所有子阵列之后，并发刷新子阵列计数器及锁存器52可被复位或清除。在另ー示范性实施例中，在并发刷新子阵列计数器及锁存器52递增或切換过存储器单元阵列20的库中的所有子阵列多次之后，并发刷新子阵列计数器及锁存器52可被复位或清除。在其它示范性实施例中，并发刷新子阵列计数器及锁存器52可不复位或清除，且可继续递增或切換。冲突缓冲器54可存储ー个或ー个以上冲突子阵列地址。在示范性实施例中，并发刷新控制器42可基于有效命令的子阵列地址、存储于并发刷新子阵列计数器及锁存器52中的子阵列地址及/或存储于冲突缓冲器54中的子阵列地址来确定冲突条件。举例来说，冲突条件可发生在存储于并发刷新子阵列计数器及锁存器52的子阵列地址与有效命令的子阵列地址相同的情况下。当存储于并发刷新子阵列计数器及锁存器52与有效命令的子阵列地址相同时且如果冲突缓冲器54空着，那么冲突缓冲器54可被设置为并发刷新子阵列计数器及锁存器52中的子阵列地址，因为在子阵列地址的有效命令期间可不执行子阵列地址的刷新操作。此外，冲突条件可发生在存储于冲突缓冲器54中的子阵列地址与有效命令的子阵列地址相同的情况下。在并发刷新子阵列计数器及锁存器52中，在并发刷新子阵列计数器及锁存器52不可复位或清除的情况下，并发刷新控制器42可控制存储于并发刷新子阵列计数器及锁存器52中的子阵列地址的刷新操作。此外，在并发刷新子阵列计数器及锁存器52可被复位或清除的情况下，并发刷新控制器42可指示冲突缓冲器54为另ー刷新命令中的刷新操作提供行地址。
參考图4，展示依照本发明的实施例的刷新行计数器50、并发刷新子阵列计数器及锁存器52及并发刷新控制器42的冲突缓冲器54的详细框图。如以上所讨论，一旦并发刷新子阵列计数器及锁存器52递增或切換过存储器单元阵列20内的库的所有子阵列，那么刷新行计数器50可递增或切換到下ー个行地址。在示范性实施例中，并发刷新控制器42可与库0相关联。与库0相关联的并发刷新控制器42的刷新行计数器50可被设定为行
O。此外，并发刷新子阵列计数器及锁存器52可被设定为子阵列地址O。如图4所示，并发刷新子阵列计数器及锁存器52可递增或切換到下一个与每一有效命令相关联的子阵列地址。并发刷新子阵列计数器及锁存器52可持续递增或切换到库0的最后子阵列地址(举例来说，子阵列地址15)。一旦并发刷新子阵列计数器及锁存器52递增或切换到库0的最后子阵列地址，并发刷新子阵列计数器及锁存器52就可复位及清除。此外，一旦并发刷新子阵列计数器及锁存器52递增或切换到库0的最后子阵列地址，刷新行计数器50可递增或切換到下ー个行地址(举例来说，行地址I)。在冲突缓冲器54并未空着的情况下，刷新行计数器50可不递增到下ー个行地址，直到冲突缓冲器54被清空。
如上所述，并发刷新子阵列计数器及锁存器52可随着每个有效命令递增或切換，且所述并发刷新子阵列计数器及锁存器52可继续地递增或切換到下一个子阵列地址。举例来说，与库0相关联的并发刷新控制器42可控制库0的子阵列7的刷新操作。此外，有效命令可控制ー个或ー个以上存储器单元阵列20内的库0的子阵列7的操作。在所述有效命令及并发刷新控制器42可控制库0的相同子阵列(举例来说，子阵列7)的一个或ー个以上操作的情况下，刷新操作不会对相同的子阵列执行。此外，冲突缓冲器54可设定为相同子阵列7，且并发刷新控制器42可控制对存储器单元阵列20内的库0的下一个子阵列(举例来说，子阵列8)的刷新操作。并发刷新控制器42可在下一个有效循环期间控制对存储于冲突缓冲器54中的子阵列地址的刷新操作。在示范性实施例中，与存储器单元阵列20内的库0相关联的并发刷新控制器42可独立干与存储器单元阵列20内部的其它库相关联的其它并发刷新控制器42而操作。举例来说，与库0相关联的并发刷新控制器42可控制存储器单元阵列20内的库0的ー个或ー个以上刷新操作，同时与库I相关联的并发刷新控制器42可保持无效。此外，与库I相关联的并发刷新控制器42可控制库I的子阵列地址的刷新操作，与库7相关联的并发刷新控制器42可控制库7的子阵列地址15的刷新操作，及/或与库3相关联的并发刷新控制器42可保持无效。此外，并发刷新控制器42的刷新行计数器50可独立于其它并发刷新控制器42的其它刷新行计数器50。举例来说，每ー并发刷新控制器42的刷新行计数器50可为存储器单元阵列20内部的每ー库保留行地址。在示范性实施例中，并发刷新控制器42的刷新行计数器50中保留的行地址可至少部分基于对存储器单元阵列20内部的每ー库执行的ー个或ー个以上操作。參考图5，展示依照本发明的实施例的并发地刷新半导体存储器装置的方法500的流程图。此示范性方法500以实例的方式提供，执行所述方法的方式有多种。图5中所示的方法500可通过ー个或各种半导体存储器装置的组合来实行或执行。以下描述的方法500以实例的方式由图I到图4中所示的半导体存储器装置10执行，且在图5中的实例方法500的解释中引用半导存储器装置10的各种元件。图5中所示的每ー框代表在示范性方法500中执行的ー个或ー个以上程序、方法或子例程。參考图5，示范性方法500可从框502开始。在框502处，ー个或ー个以上有效命令(举例来说，ー个或ー个以上库激活、读取操作、写入操作、预充电操作及/或刷新操作)可由与存储器单元阵列20内的库相关联的并发刷新控制器42接收。举例来说，与存储器单元阵列20内部不同的库相关联的ー个或ー个以上并行刷新控制器42可接收不同的有效命令。此外，与ー个或ー个以上库相关联的ー个或ー个以上并发刷新控制器42可接收ー个或ー个以上有效命令，而其余的并发刷新控制器42可保持无效。在示范性实施例中，有效命令可包含库行地址信息及/或库子阵列地址信息(BAAC)以适当且精确地控制所需的存储器单元12的ー个或ー个以上操作。 在框504处，并发刷新控制器42可确定来自有效命令的库行地址信息及/或库子阵列地址信息(BAAC)。此外，并发刷新控制器42可处理ー个或ー个以上有效命令。并发刷新控制器42可基于行地址信息及/或子阵列地址信息控制存储器单元阵列20内的库的ー个或ー个以上操作。在框506处，并发刷新控制器42可接收ー个或ー个以上与所选择的库子阵列地址(BAAC)相关联的有效命令。ー个或ー个以上操作的性能可由命令解码器44及/或并发刷新控制器42或由在所述并发刷新控制器42外侧的控制电路(未显示)来控制。在示范性实施例中，并发刷新控制器42可接收ー个或ー个以上有效命令，且所述并发刷新控制器42可经由在并发刷新控制器42外侧的控制电路(未显示)执行ー个或ー个以上操作。在另一示范性实施例中，并发刷新控制器42可为并发刷新操作提供ー个或ー个以上时间參数(举例来说，开始时间、结束时间、执行期间)。在其它示范性实施例中，并发刷新控制器42可直接将ー个或ー个以上命令传送到行地址锁存器及解码器40中以执行ー个或ー个以上操作。在框508处，并发刷新控制器42可随着每个有效命令递增或切换并发刷新子阵列计数器及锁存器52。如图4中所讨论，并发刷新控制器42可随着每一有效命令递增或切換存储于并发刷新子阵列计数器及锁存器52中的子阵列地址。此外，并发刷新控制器42可基于所接收的有效命令的数量来确定是否复位或清除并发刷新子阵列计数器及锁存器52。举例来说，在有效命令的数量大于或等于库中子阵列的数量的情况下，因为库中所有子阵列已经并发地刷新，所以并发刷新控制器42可复位或清除并发刷新子阵列计数器及锁存器52。在另ー示范性实施例中，并发刷新子阵列计数器及锁存器52及/或冲突缓冲器54可存储待刷新的子阵列地址。在有效命令的数量大于或等于库中的子阵列的数量的情况下，存储于并发刷新子阵列计数器及锁存器52及/或冲突缓冲器54中的子阵列地址可在下ー个正常刷新命令期间被刷新。在框510处，并发刷新控制器42可初始化ー个或ー个以上算法以确定冲突缓冲器54是否与ー个或ー个以上有效命令具有相同的库子阵列地址(BAAC)。在ー个或ー个以上有效命令的库子阵列地址(BAAC)与冲突缓冲器54中的子阵列地址相同的情况下，并发刷新控制器42可确定刷新操作是否被阻断，因为刷新操作及有效命令可能未在库的相同子阵列上同步执行。在冲突缓冲器54不具有与有效命令相同的库子阵列地址(BAAC)的情况下，可确定冲突缓冲器54的状态。在框512处，在存储于冲突缓冲器54中的子阵列地址与ー个或ー个以上有效命令的库子阵列地址(BAAC)相同的情况下，并发刷新控制器42可确定并发刷新子阵列计数器及锁存器52是否已经复位或清除。在框514处，在并发刷新子阵列计数器及锁存器52未复位或清除的情况下，并发刷新控制器42可在ー个或ー个以上有效命令期间控制对并发刷新子阵列计数器及锁存器52中的库子阵列地址的并发刷新操作。在有效地址及/或并发刷新子阵列计数器及锁存器52具有相同的子阵列地址的情况下，由并发刷新控制器42控制的并发刷新操作可满足ー个或ー个以上有效命令及/或冲突缓冲器54。随后，并发刷新控制器42可复位或清除冲突缓冲器54。在框516处，并发刷新控制器42可递增或切换存储于并发刷新子阵列计数器及锁存器52中的库子阵列地址(BACC)。在框518处，在并发刷新子阵列计数器及锁存器52先前已被复位或清除的情况下，并发刷新控制器42在随后的刷新命令中为刷新操作保留存储于冲突缓冲器54中的子阵列地址。并发刷新控制器42可等待至随后的刷新命令以控制对存储于冲突缓冲器54中的子阵列地址的刷新操作。在框520处，在冲突缓冲器54不具有与ー个或ー个以上有效命令(举例来说，在框510处)相同的库子阵列地址(BAAC)的情况下，并发刷新控制器42可确定冲突缓冲器
54是否空着。在框522处，在冲突缓冲器54并未空着的情况下，并发刷新控制器42可基于存储于冲突缓冲器54中的子阵列地址信息来控制刷新操作。在示范性实施例中，并发刷新控制器42可控制存储于冲突缓冲器54中地址的刷新操作。随后，并发刷新控制器42还可在框522处复位及/或清空冲突缓冲器54。存储于冲突缓冲器54中的子阵列地址信息优先于存储于并发刷新子阵列计数器及锁存器52中的子阵列地址信息，且可首先对存储于冲突缓冲器54中的子阵列地址信息执行刷新操作。在框524处，在冲突缓冲器54空着的情况下，并发刷新控制器42可确定并发刷新子阵列计数器及锁存器52的状态(举例来说，复位或清除)。在框526处，在并发刷新子阵列计数器及锁存器52被复位或被清除的情况下，并发刷新子阵列计数器及锁存器52可不用于执行刷新操作，直至下ー个刷新命令。举例来说，当并发刷新子阵列计数器及锁存器52已经用于刷新存储器单元阵列20内的库的所有子阵列吋，并发刷新子阵列计数器及锁存器52可被复位或被清除。因此，并发刷新子阵列计数器及锁存器52并不用于执行对存储器单元阵列20内的库的子阵列的刷新操作，直至下ー个刷新循环。在框528处，在并发刷新子阵列计数器及锁存器52未被复位或清除的情况下，并发刷新控制器42可确定存储于并发刷新子阵列计数器及锁存器52中的库子阵列地址(BACC)是否与ー个或ー个以上有效命令的库子阵列地址(BAAC)相同。在存储于并发刷新子阵列计数器及锁存器52中的库子阵列地址(BACC)与ー个或ー个以上有效命令的库子阵列地址(BAAC)不相同的情况下，并发刷新控制器42可控制对存储于并发刷新子阵列计数器及锁存器52中的库子阵列地址(BACC)的刷新操作，如框514处所示。
在框530处，在存储于并发刷新子阵列计数器及锁存器52中的库子阵列地址(BACC)与ー个或ー个以上有效命令的库子阵列地址(BAAC)相同的情况下，并发刷新控制器42可将冲突缓冲器54设定为具有与存储于并发刷新子阵列计数器及锁存器52中的地址相同的库子阵列地址(BACC)。举例来说，ー个或ー个以上有效命令及并发刷新子阵列计数器及锁存器12可具有相同的库子阵列地址，所述ー个或ー个以上有效命令将在由并发刷新控制器42所控制的刷新操作之前在库子阵列地址上执行。所述刷新操作将在下ー个刷新命令中对存储于冲突缓冲器54中的子阵列地址执行。在框532处，因为ー个或ー个以上有效命令的库子阵列地址(BAAC)与存储于并发刷新子阵列计数器及锁存器52中的库子阵列地址(BACC)相同，所以存储于并发刷新子阵列计数器及锁存器52中的库子阵列地址(BACC)可递增或切換到在存储器单元阵列20内的库的下一个子阵列地址。如框514所示，并发刷新控制器42可控制对存储器单元阵列20内的库的下一个子阵列的刷新操作。随后，如框516所示，存储于并发刷新子阵列计数器及锁存器52中的库子阵列地址(BACC)可递增或切換到下一个子阵列地址。在这一点上应注意，如上所述的依照本发明减小半导体存储器装置中阵列干扰的影响在某种程度上通常涉及输入数据的处理及输出数据的产生。此输入数据处理及输出数据产生可在硬件或软件中实施。举例来说，特定的电子组件可用于半导体存储器装置或用 于实施与如上所述的依照本发明减小半导体存储器装置中阵列干扰的影响相关联的功能的类似或相关电路。或者，根据命令操作的ー个或ー个以上处理器可实施与如上所述的依照本发明减小半导体存储器装置中阵列干扰的影响相关联的功能。如果是这种情况，那么在本发明的范围内，这种命令可存储在ー个或ー个以上处理器可读媒体上(举例来说，磁盘或其它存储媒体)或经由包含于ー个或ー个以上载波中的ー个或ー个以上信号而被传输到ー个或ー个以上处理器中。本发明并不限于本文所描述的特定实施例。实际上，除了本文中所描述的内容之夕卜，本领域的普通技术人员将从先前描述及附图得知本发明的其它各种实施例及修改。因此，此类其它实施例及修改将落入本发明的范围内。此外，尽管本文中为了特定目的已经在特定环境中的特定实施方案的上下文中描述本发明，但是本领域的普通技术人员将认识至IJ，其可用性不限于此，且本发明可为了任何数量的目的而在任何数量的环境中有利地实施。因此，下面阐述的权利要求书应鉴于本文中所描述的本发明的全部范围及精神来加以解释。
权利要求
1.一种用于通过至少部分基于有效操作的频率而増加半导体存储器装置的刷新速率以减小半导体存储器装置中阵列干扰的影响的方法，所述方法包括 接收包含第一子阵列地址的第一刷新命令以对与所述第一子阵列地址相关联的存储器単元的第一逻辑子阵列执行第一刷新操作； 接收包含第二子阵列地址的第二刷新命令以对与所述第二子阵列地址相关联的存储器単元的第二逻辑子阵列执行第二刷新操作，其特征在于，所述第二刷新命令是在接收到所述第一刷新命令一段时间之后接收；以及 在所述时间段期间执行若干并发刷新操作。
2.根据权利要求I所述的方法，其特征在于，所述若干并发刷新操作至少部分基于在所述时间段期间执行的包含有效子阵列地址的若干有效操作，所述有效操作访问ー个或ー个以上子阵列地址。
3.根据权利要求I所述的方法，其特征在于，执行的所述若干并发刷新操作至少部分基于多个存储器单元库内的多个子阵列中的若干子阵列。
4.根据权利要求I所述的方法，其特征在于，在所述有效操作的所述有效子阵列地址等于第一并发刷新操作的刷新子阵列地址的情况下，所述刷新子阵列地址存储于冲突缓冲器中。
5.根据权利要求4所述的方法，其特征在干，存储于所述冲突缓冲器中的所述刷新子阵列地址是用于第二并发刷新操作，所述第一并发刷新操作是对与所述第二并发刷新操作不同的子阵列地址执行。
6.根据权利要求5所述的方法，它还包括当对存储于所述冲突缓冲器中的所述刷新子阵列地址执行所述第二并发刷新操作时，清除所述冲突缓冲器。
7.根据权利要求4所述的方法，它还包括在对存储于所述冲突缓冲器中的子阵列地址完成所述第一刷新操作及所述第二刷新操作中的至少ー个之后立刻清除所述冲突缓冲器。
8.根据权利要求4所述的方法，存储于所述冲突缓冲器中的所述刷新子阵列地址用于所述第二刷新操作的所述第二子阵列地址。
9.根据权利要求I所述的方法，其特征在于，所述并发刷新操作是对存储于并发刷新子阵列计数器及锁存器中的子阵列地址执行。
10.ー种用于通过与ー个或ー个以上有效操作并行地执行并发刷新操作而提高接收ー个或ー个以上刷新命令的半导体存储器装置的刷新速率的方法，所述方法包括 接收包含第一子阵列地址的第一刷新命令以对与所述第一子阵列地址相关联的存储器単元的第一逻辑子阵列执行第一刷新操作； 接收包含第二子阵列地址的第二刷新命令以对与所述第二子阵列地址相关联的存储器単元的第二逻辑子阵列执行第二刷新操作，其特征在于，所述第二刷新命令是在接收到所述第一刷新命令一段时间之后接收；以及 在所述时间段期间执行若干并发刷新操作。
11.根据权利要求10所述的方法，其特征在于，所述若干并发刷新操作至少部分基于在所述时间段期间执行的包含有效子阵列地址的若干有效操作，所述有效操作访问ー个或ー个以上子阵列地址。
12.根据权利要求10所述的方法，其特征在于，执行的所述若干并发刷新操作至少部分基于多个存储器单元库内的多个子阵列中的若干子阵列。
13.根据权利要求10所述的方法，其特征在于，在所述有效操作的所述有效子阵列地址等于第一并发刷新操作的刷新子阵列地址的情况下，所述刷新子阵列地址存储于冲突缓冲器中。
14.根据权利要求13所述的方法，其特征在干，存储于所述冲突缓冲器中的所述刷新子阵列地址用于第二并发刷新操作，所述第一并发刷新操作是对与所述第二并发刷新操作不同的子阵列地址执行。
15.根据权利要求14所述的方法，它还包括当对存储于所述冲突缓冲器中的刷新子阵列地址执行所述第二并发刷新操作时，清除所述冲突缓冲器。
16.根据权利要求13所述的方法，它还包括在完成所述第一刷新操作及所述第二刷新操作中的至少ー个之后立刻清除所述冲突缓冲器。
17.根据权利要求13所述的方法，存储于所述冲突缓冲器中的所述刷新子阵列地址用于所述第二刷新操作的所述第二子阵列地址。
18.根据权利要求10所述的方法，其特征在于，所述并发刷新操作是对存储于并发刷新子阵列计数器及锁存器中的子阵列地址执行。
19.ー种用于减小半导体存储器装置中阵列干扰的影响的系统，它包括 用于接收指向有效子阵列地址的第一有效命令以对所述有效子阵列地址执行若干有效操作的构件；以及 用于在两个连续刷新操作之间对ー个或ー个以上无效子阵列地址执行若干并发刷新操作的构件，其特征在于，所述若干并发刷新操作至少部分基于在所述两个连续刷新操作之间执行的所述若干有效操作。
20.一种半导体存储器装置，它包括 存储器单元阵列，其具有以行及列的阵列布置的ー个或ー个以上存储器单元库，其特征在于，所述ー个或ー个以上存储器单元库中的每ー个包含多个存储器単元子阵列；以及 多个并发刷新控制器，其耦合到所述ー个或ー个以上存储器单元库，所述多个并发刷新控制器经配置以提供ー个或ー个以上并发刷新控制信号到所述ー个或ー个以上存储器单元库以执行ー个或ー个以上并发刷新操作。
21.根据权利要求20所述的半导体存储器装置，它还包括ー个或ー个以上行地址锁存器及解码器，所述ー个或ー个以上行地址锁存器及解码器经配置以将所述ー个或ー个以上并发刷新控制信号从所述多个并发刷新控制器提供到所述ー个或ー个以上存储器単元库。
22.根据权利要求21所述的半导体存储器装置，其特征在于，所述多个并发刷新控制器中的每ー个经配置以产生启用或禁用对应的行地址锁存器及解码器的多路复用器控制信号。
23.根据权利要求20所述的半导体存储器装置，其特征在干，所述多个并发刷新控制器中的每ー个包括刷新行计数器。
24.根据权利要求23所述的半导体存储器装置，其特征在于，所述刷新行计数器存储与所述ー个或ー个以上存储器单元库中的对应者的所述多个子阵列相关联的行地址信息。
25.根据权利要求23所述的半导体存储器装置，其特征在干，所述多个并发刷新控制器中的每ー个还包括并发刷新子阵列计数器及锁存器。
26.根据权利要求25所述的半导体存储器装置，其特征在于，所述并发刷新子阵列计数器及锁存器存储与所述ー个或ー个以上存储器单元库中的对应者相关联的子阵列地址信息。
27.根据权利要求25所述的半导体存储器装置，其特征在干，每ー并发刷新子阵列计数器及锁存器随着有效命令的每一次执行而递增或切換到下一个子阵列地址。
28.根据权利要求25所述的半导体存储器装 置，其特征在于，在每ー并发刷新子阵列计数器及锁存器递增或切换过所述ー个或ー个以上存储器单元库中的对应者的全部所述多个子阵列之后，对应的刷新行计数器递增或切換到下ー个行地址。
29.根据权利要求25所述的半导体存储器装置，其特征在干，所述多个并发刷新控制器中的每ー个还包括冲突缓冲器。
30.根据权利要求29所述的半导体存储器装置，其特征在于，所述冲突缓冲器在冲突条件下存储子阵列地址信息。
31.根据权利要求30所述的半导体存储器装置，其特征在于，所述冲突条件发生在一个或ー个以上有效命令的子阵列地址信息等于存储于对应的并发刷新子阵列计数器及锁存器中的子阵列地址信息或所述ー个或ー个以上有效命令的所述子阵列地址信息等于存储于对应的冲突缓冲器中的子阵列地址信息的情况下。
32.根据权利要求30所述的半导体存储器装置，其特征在于，在所述冲突条件的情况下，冲突缓冲器被设定到存储于对应的并发刷新子阵列计数器及锁存器中的子阵列地址。
33.根据权利要求20所述的半导体存储器装置，它还包括命令解码器。
34.根据权利要求33所述的半导体存储器装置，其特征在干，所述命令解码器经配置以提供ー个或ー个以上有效命令到所述ー个或ー个以上存储器単元库以执行ー个或ー个以上操作。
35.根据权利要求34所述的半导体存储器装置，其特征在于，所述ー个或ー个以上操作包含读取操作、写入操作、预充电操作及刷新命令中的至少ー个。
36.根据权利要求20所述的半导体存储器装置，它还包括正常刷新控制器。
37.根据权利要求36所述的半导体存储器装置，其特征在于，所述正常刷新控制器经配置以提供ー个或ー个以上刷新控制信号到所述多个并发刷新控制器。
全文摘要
本发明揭示用于减小半导体存储器装置中阵列干扰的影响的技术。在一个特定示范性实施例中，该技术可实现为一种用于通过至少部分基于有效操作的频率而增加半导体存储器装置的刷新速率以减小半导体存储器装置中阵列干扰的影响的方法。该方法可包括接收包含第一子阵列地址的第一刷新命令以对与该第一子阵列地址相关联的存储器单元的第一逻辑子阵列执行第一刷新操作。该方法还可包括接收包含第二子阵列地址的第二刷新命令以对与该第二子阵列地址相关联的存储器单元的第二逻辑子阵列执行第二刷新操作，其中该第二刷新命令是在接收到该第一刷新命令一段时间之后接收。该方法还可包括在该时间段期间执行若干并发刷新操作。
文档编号G11C11/4076GK102656638SQ201080057104
公开日2012年9月5日 申请日期2010年12月15日 优先权日2009年12月16日
发明者戴维·爱德华·菲施, 约格什·卢特拉 申请人:美光科技公司