专利名称：一种非易失性存储单元及其数据编程、读取、擦除方法
技术领域：
本发明主要涉及半导体存储器件，尤其涉及一种非易失性存储单元及其数据编程、读取、擦除方法。
背景技术：
非易失性存储器芯片广泛用于电子产品、计算机、通讯器件、消费电子以及其他需要数据掉电保存的应用上。非易失性存储器包括多种类型，其中，EPR0M、闪存(Flash Memory)等类型均具有编程与擦写功能。
发明内容
有鉴于此，本发明的目的在于提供一种非易失性存储单元及其数据编程、读取、擦除方法，其与现有逻辑工艺尤其是深亚微米逻辑工艺完全兼容，并且存储单元的面积可随工艺的缩小而缩小。根据本发明的一方面，提供了一种非易失性存储单元，包括晶体管，所述晶体管包括漏极、源极、栅极和衬底，其中，所述栅极与字线连接；所述漏极与位线连接；所述源极与源线连接；所述衬底与衬底线连接。根据本发明的一个特征，所述晶体管包括第一重掺杂区、第二重掺杂区、多晶硅层、衬底、非对称轻掺杂区、第一侧墙、第二侧墙和氧化硅层；其中，所述氧化硅层位于所述衬底上；所述多晶硅层、所述第一侧墙、所述第二侧墙均位于所述氧化硅层上；所述第一侧墙、所述第二侧墙分别位于所述多晶硅层的两侧；所述非对称轻掺杂区邻接于所述第二重掺杂区和所述氧化硅层。
根据本发明的另一个特征，所述第一侧墙，位于所述第一、第二漏极之上，用于存储电荷。根据本发明的另一个特征，所述氧化硅层的厚度等于标准半导体逻辑工艺下的厚栅氧晶体管的氧化硅层的厚度。根据本发明的另一方面，提供了一种对非易失性存储单元的数据编程方法，其中，所述编程方法包括在字线上施加字线编程电压；
在位线上施加位线编程电压；在源线上施加源线编程电压；在衬底线上施加衬底线编程电压。根据本发明的一个特征，预先设定数据存储规则，根据数据存储规则对所述非易失性存储单元进行编程来实现数据的存储。根据本发明的另一个特征，
所述数据存储规则包括对晶体管1编程表示存储数据“1”，不对晶体管1编程表示存储数据“0” ；或者对晶体管1编程表示存储数据“0”，不对晶体管1编程表示存储数据“1”。根据本发明的另一个特征，经过编程的晶体管的源漏极之间的导通电流小于初始导通电流；未经过编程的晶体管的源漏极之间的导通电流等于初始导通电流。根据本发明的另一方面，提供了一种对非易失性存储单元的数据读取方法，其中，所述非易失性存储单元包括第一晶体管，所述第一晶体管包括第一漏极、第一源极、第一栅极和第一衬底，其中，所述第一栅极与字线连接；所述第一漏极与位线连接；所述第一源极与源线连接；所述第一衬底与衬底线连接；所述读取方法包括在字线上施加字线读取电压；在位线上施加位线读取电压；在源线上施加源线读取电压；在衬底线上施加衬底线读取电压；通过检测所述第一晶体管的源漏极之间的导通电流，确定非易失性存储单元中存储的数据。根据本发明的一个特征，设置读取参考单元、选择单元、电流转换单元和电流比较单元；所述读取参考单元包括第二晶体管，所述第二晶体管包括第二漏极、第二源极、第二栅极和第二衬底，其中，所述第二栅极与字线连接；所述第二漏极与参考位线连接；所述第二源极与参考源线连接；所述第二衬底与衬底线连接；所述选择单元，用于选择导通第一晶体管的源线，并输出第一晶体管的源漏极之间的导通电流；所述电流转换单元，用于按照预定比例将第二晶体管的初始导通电流转换为读取参考电流；
所述电流比较单元，用于将第一晶体管的源漏极之间的导通电流与读取参考电流进行比较，根据比较结果确定非易失性存储单元中存储的数据。根据本发明的另一个特征，所述电流转换单元包括电流镜电路。根据本发明的另一个特征，设置读取参考单元、选择单元、电流转换单元、第一电流电压转换单元、第二电流电压转换单元和电压比较单元；所述读取参考单元包括第二晶体管，所述第二晶体管包括第二漏极、第二源极、第二栅极和第二衬底，其中，所述第二栅极与字线连接；所述第二漏极与参考位线连接；所述第二源极与参考源线连接；所述第二衬底与衬底线连接；所述选择单元，用于选择导通第一晶体管的源线，并输出第一晶体管的源漏极之间的导通电流；所述电流转换单元，用于按照预定比例将第二晶体管的初始导通电流转换为读取参考电流；所述第一电流电压转换单元，用于将第一晶体管的源漏极之间的导通电流转换为读取电压；所述第二电流电压转换单元，用于将读取参考电流转换为读取参考电压；所述电压比较单元，用于将读取电压与读取参考电压进行比较，根据比较结果确定非易失性存储单元中存储的数据。根据本发明的另一方面，提供了一种对非易失性存储单元的数据擦除方法，其中，所述数据擦除方法包括在字线上施加字线擦除电压；在位线上施加位线擦除电压；在源线上施加源线擦除电压；在衬底线上施加衬底线擦除电压；其中，经过擦除的所述晶体管的源漏极之间的导通电流等于初始导通电流。本发明所述的非易失性存储单元及其数据编程、读取、擦除方法，与现有逻辑工艺尤其是深亚微米逻辑工艺完全兼容，本发明中的非易失性存储单元的面积能够随现有逻辑工艺的缩小而缩小。本发明中的非易失性存储单元利用非对称轻掺杂区的晶体管的侧墙存储电荷，通过控制侧墙的存储电荷的多少来控制存储单元的源漏极之间的导通电阻，以改变存储单元中的晶体管的源漏极之间的导通电流，从而能够通过比较存储单元的多个晶体管的源漏极之间的导通电流的差异来确定存储的数据。
图1为基于逻辑工艺的标准厚栅氧晶体管的结构图；图2为本发明实施例中作为非易失性存储单元的晶体管的结构图3为本发明实施例中非易失性存储单元的结构图；图4为本发明实施例中对非易失性存储单元进行数据编程的示意图；图5为本发明实施例中对非易失性存储单元进行数据读取的第一种方式的示意图；图6为本发明实施例中对非易失性存储单元进行数据读取的第二种方式的示意图；图7为本发明实施例中对非易失性存储单元进行数据擦除的示意图。
具体实施例方式下面结合附图详细描述本发明的具体实施例。图1为基于逻辑工艺的标准厚栅氧晶体管的结构图，图1中，标准厚栅氧晶体管包括第一重掺杂区101、第二重掺杂区102、多晶硅层103、衬底104、第一轻掺杂区105、 第二轻掺杂区106、第一侧墙107、第二侧墙108和氧化硅层109。根据图1可知，标准厚栅氧晶体管包括对称的第一轻掺杂区105、第二轻掺杂区 106。其中，第一重掺杂区101、第二重掺杂区102为N型重掺杂区，衬底104为P型阱。标准厚栅氧晶体管在逻辑工艺中用于实现输入输出电路。在0. 13微米的半导体制造工艺下， 标准厚栅氧晶体管的氧化硅层109的厚度一般为6-8纳米。在不同的半导体制造工艺下， 标准厚栅氧晶体管的氧化硅层109的厚度也有所不同。图2为本发明实施例中作为非易失性存储单元的晶体管的结构图，图2中，本发明实施例中作为非易失性存储单元的晶体管包括第一重掺杂区201、第二重掺杂区202、多晶硅层203、衬底204、轻掺杂区205、第一侧墙206、第二侧墙207和氧化硅层208。其中，氧化硅层208位于衬底204上；多晶硅层203、第一侧墙206、第二侧墙207均位于氧化硅层208上；第一侧墙206、第二侧墙207分别位于多晶硅层203的两侧；轻掺杂区205邻接于第二重掺杂区202和氧化硅层208。氧化硅层208的厚度等于标准半导体逻辑工艺下的厚栅氧层晶体管的氧化硅层的厚度。根据图2可知，本发明实施例中作为非易失性存储单元的晶体管仅包括轻掺杂区 205，属于非对称轻掺杂区型晶体管。将本发明实施例中作为非易失性存储单元的晶体管的存储区域设置于没有轻掺杂区的第一侧墙206处，即采用第一侧墙206存储电荷，通过控制第一侧墙206存储的电荷数来控制作为非易失性存储单元的晶体管的源漏极之间的导通电阻，以改变非易失性存储单元的晶体管的源漏极之间的导通电流大小，从而可以根据非易失性存储单元的晶体管的源漏极之间的导通电流大小来确定存储的数据。本发明实施例中作为非易失性存储单元的晶体管通过使用非对称轻掺杂区，不但降低了编程擦除电压，而且提高了编程擦除速度。图3为本发明实施例中非易失性存储单元的结构图，图3中，非易失性存储单元由晶体管1构成，晶体管1包括漏极D、源极S、栅极G和衬底B。在本发明实施例中非易失性存储单元中，晶体管1的栅极G与字线(WL，Word Line)连接，晶体管1的漏极D与位线(BL，Bit Line)连接，晶体管1的源极S与源线(SL， Source Line)连接，晶体管1的衬底B与衬底线(SUBL, Substrate Line)连接。在本发明实施例中非易失性存储单元中，可以通过预先设定数据存储规则，SP如何对晶体管1进行编程来实现数据“0”和“1”的存储。例如，对晶体管1编程表示存储数据“1”，不对晶体管1编程表示存储数据“0”;或者对晶体管1编程表示存储数据“0”，不对晶体管1编程表示存储数据“ 1 ”。为了便于理解，下面以对晶体管1编程表示存储数据“1”，不对晶体管1编程表示存储数据“0”作为预先设定的存储规则，对本发明实施例中对非易失性存储单元的数据编程、读取和擦除过程进行详细描述。当然，设计人员也可以以对晶体管1编程表示存储数据 “0”，不对晶体管1编程表示存储数据“1”作为预先设定的存储规则，实现对本发明实施例中非易失性存储单元的数据编程、读取和擦除。图4为本发明实施例中对非易失性存储单元进行数据编程的示意图，图4中的非易失性存储单元由晶体管A构成，其中，在字线mi)上施加字线编程电压Vwui ；在位线BLO上施加位线编程电压Vbui ；在源线SLO上施加源线编程电压Vsui ；在衬底线SUBL上施加衬底线编程电压Vsim ；其中，当位线编程电压Vbui = 4V，字线编程电压Vwlci = 4V，源线编程电压Vsui == 0V，衬底线编程电压Vs- = OV时，表示在与晶体管A的漏极连接的位线BLO上施加大小为4V的位线编程电压V·，在位线编程电压Vbui的作用下，将电子注入到晶体管A漏极上面的位于没有轻掺杂区的一侧的侧墙内，增大晶体管A源漏极之间的导通电阻，从而减小晶体管A的源漏极之间的导通电流IA。图5为本发明实施例中对非易失性存储单元进行数据读取的第一种方式的示意图，图5中，包括由晶体管A构成的非易失性存储单元、由晶体管R构成的读取参考单元、选择单元501、电流转换单元502、电流比较单元503。其中，晶体管R包括漏极、源极、栅极和衬底，栅极与字线连接，漏极与参考位线连接， 源极与参考源线连接，衬底与衬底线连接。选择单元501，用于选择导通非易失性存储阵列中需要进行数据读取的非易失性存储单元。例如，当需要读取由晶体管A构成的非易失性存储单元中的数据时，选择单元 501选择导通非易失性存储阵列中由晶体管A构成的非易失性存储单元的源线，并输出晶体管A的源漏极之间的导通电流IA。电流转换单元502，用于按照预定比例将晶体管R的初始导通电流为Itl转换为读取参考电流Ικ，其中，Ik = MX Itl, M为电流转换单元502的比例系数，设定0 < M < 1，从而使Ik < Ιο。电流转换单元502可以是电流镜电路或输入与输出成预定比例关系的电路。电流比较单元503，用于将晶体管A的源漏极之间的导通电流Ia与读取参考电流 Ik进行比较，根据比较结果确定非易失性存储单元中存储的数据。具体地，由于，未经过编程的晶体管A的源漏极之间的导通电流Ia = I0, I0 > Ie ；
经过擦除的晶体管A的源漏极之间的导通电流Ia = IE，其中，Ie > Ie ；经过编程的晶体管A的源漏极之间的导通电流Ia = IP，其中，Ip < Ie ；因此，当晶体管A的源漏极之间的导通电流Ia大于读取参考电流Ik时，可以确定有晶体管A构成的非易失性存储单元为未经过编程或经过擦除的非易失性存储单元，电流比较单元503根据比较结果确定非易失性存储单元中存储的数据为“0” ；当晶体管A的源漏极之间的导通电流Ia小于读取参考电流Ik时，可以确定有晶体管A构成的非易失性存储单元为经过编程的非易失性存储单元，因此，电流比较单元503根据比较结果确定非易失性存储单元中存储的数据为“1”。对于非易失性存储单元中的晶体管A，在字线mi)上施加字线读取电压r ffL0；在位线BLO上施加位线读取电压Ψ BL0；在源线SLO上施加源线读取电压Ψ SL0；在衬底线SUBL上施加衬底线读取电压Ψ S1BL ；对于作为读取参考单元中的晶体管R，在字线mi)上施加字线读取电压ν' ffL0；在参考位线BLR上施加位线读取电压V' BLE ；在参考源线SLR上施加源线读取电压V' SLE ；在衬底线SUBL上施加衬底线读取电压r S1BL ；例如，位线读取电压V' BL0 = V' BUi = 0V，字线读取电压V' WU1 = 2.5V，源线读取电压V' SL0 = V' SLK = 2.5V，衬底线读取电压V' slBL = 0V，其中，如果未经过编程的晶体管A的源漏极之间的导通电流Ia = Itl大于读取参考电流 Ik，即Itl > Ικ，则认为非易失性存储单元中存储的数据为“0”；如果经过擦除的晶体管A的源漏极之间的导通电流Ia = Ie大于读取参考电流Ικ， 即Ie > Ικ，则认为非易失性存储单元中存储的数据为“0” ；如果经过编程的晶体管A的源漏极之间的导通电流Ia = Ip小于读取参考电流Ικ， 即Ip < Ικ，则认为非易失性存储单元中存储的数据为“1”。通过上述方式，将能够读出由晶体管A构成的非易失性存储单元中的数据。图6为本发明实施例中对非易失性存储单元进行数据读取的第二种方式的示意图，图6中，包括由晶体管A构成的非易失性存储单元、由晶体管R构成的读取参考单元、选择单元501、电流转换单元502、第一电流电压转换电路601、第二电流电压转换电路602、电压比较单元603。其中，晶体管R包括漏极、源极、栅极和衬底，栅极与字线连接，漏极与参考位线连接， 源极与参考源线连接，衬底与衬底线连接。选择单元501，用于选择导通非易失性存储阵列中需要进行数据读取的非易失性存储单元。例如，当需要读取由晶体管A构成的非易失性存储单元中的数据时，选择单元 501将选择导通非易失性存储阵列中由晶体管A构成的非易失性存储单元的源线，并输出晶体管A的源漏极之间的导通电流ΙΑ。电流转换单元502，用于按照预定比例将晶体管R的初始导通电流为Itl转换为读取参考电流Ικ，其中，Ik = MX Itl, M为电流转换单元502的比例系数，设定0 < M < 1，从而使Ik < Ιο。电流转换单元502可以是电流镜电路或输入与输出成预定比例关系的电路。第一电流电压转换单元601，用于将选择单元501输出的晶体管A的源漏极之间的导通电流Ia转换为读取电压VA。第二电流电压转换单元602，用于将电流转换单元502输出的读取参考电流Ik转换为读取参考电压VK。电压比较单元603，用于将读取电压Va与读取参考电压Vk进行比较，根据比较结果确定读出的数据。具体地，由于，未经过编程的晶体管A的源漏极之间的导通电流Ia = I0, I0 > Ie ；经过擦除的晶体管A的源漏极之间的导通电流Ia = IE，其中，Ie > Ie ；经过编程的晶体管A的源漏极之间的导通电流Ia = IP，其中，Ip < Ie ；因此，当读取电压Va大于读取参考电压Vk时，可以确定有晶体管A构成的非易失性存储单元为未经过编程或经过擦除的非易失性存储单元，电压比较单元603根据比较结果确定非易失性存储单元中存储的数据为“0” ；当读取电压Va小于读取参考电压Vk时，可以确定有晶体管A构成的非易失性存储单元为经过编程的非易失性存储单元，因此，电压比较单元603根据比较结果确定非易失性存储单元中存储的数据为“ 1 ”。对于非易失性存储单元中的晶体管A，在字线mi)上施加字线读取电压r ffL0；在位线BLO上施加位线读取电压V' ■；在源线SLO上施加源线读取电压V‘ SL0 ；在衬底线SUBL上施加衬底线读取电压Ψ slBL；对于作为读取参考单元中的晶体管R，在字线mi)上施加字线读取电压r ffL0；在参考位线BLR上施加位线读取电压V' BLE ；在参考源线SLR上施加源线读取电压V‘ SLE ；在衬底线SUBL上施加衬底线读取电压Ψ slBvL ；例如，位线读取电压V' BL0 = V' BUi = 0V，字线读取电压V' WU1 = 2.5V，源线读取电压V' SL0 = V' SLK = 2.5V，衬底线读取电压V' slBL = 0V，其中，如果读取电压Va大于读取参考电压Vk，则认为非易失性存储单元中存储的数据为 “0”；如果读取电压Va小于读取参考电压\，则认为非易失性存储单元中存储的数据为 “1”。通过上述第二方式，将能够以比第一方式更快的读取速度读出由晶体管A构成的非易失性存储单元中的数据。另外，在上述两种方式中，对于由多个非易失性存储单元形成的非易失性存储阵列，可以在该非易失性存储阵列中的每列中设置读取参考单元。图7为本发明实施例中对非易失性存储单元进行数据擦除的示意图，图7中的非易失性存储单元包括晶体管A和晶体管B，其中，在字线mi)上施加字线擦除电压V" ffL0；
在位线BLO上施加位线擦除电压V" BL0；在源线SLO上施加源线擦除电压V" SL0；在衬底线SUBL上施加衬底线擦除电压V" slBL；例如，对存储数据“1”的非易失性存储单元进行擦除，使位线擦除电压V" ■= 4V，字线擦除电压V" WU1 = _4V，源线擦除电压V" SU1 = 0V，衬底线擦除电压V" SUBL = OV ； 其中，当位线擦除电压V" BU1 = 4V，字线擦除电压V" _ = _4ν，源线擦除电压V" SL0 = 0V，衬底线擦除电压V" SUBL = OV时，表示在与晶体管A的漏极连接的位线BLO上施加大小为4V的位线擦除电压V" ■，在位线擦除电压V" ■的作用下，将空穴注入到晶体管A漏极上面的位于没有轻掺杂区的一侧的侧墙内，中和编程过程中在晶体管A漏极上面的侧墙内注入的电子，使擦除后的晶体管A的源漏极之间的导通电流Ia等于Ie，根据上述预定设定的存储规则，即对晶体管1编程表示存储数据“1”，不对晶体管1编程表示存储数据“0”。 因此，由于擦除后的晶体管A的源漏极之间的导通电流Ia = Ie大于读取参考电流Ik，则认为非易失性存储单元中存储的数据为“0”，即将非易失性存储单元中存储的数据“1”擦除。上述本发明实施例中，虽然以工作电压为3. 3V的0. 13微米的逻辑工艺为例，对数据编程、读取和擦除过程中的各个电压进行设置，但并不用于限制本发明，随着逻辑工艺的变化，数据编程、读取和擦除过程中的上述各个电压可随工作电压的变化而变化。其中，数据编程过程中的各个电压包括字线编程电压V·、位线编程电压V·、源线编程电压Vsui、衬底线编程电压Vsim。数据读取过程中的各个电压包括字线读取电压V' ■、位线读取电压V' ■、参考位线读取电压V·、源线读取电压V' SU1、参考源线读取电压Vsui、衬底线读取电压V' sm。数据擦除过程中的各个电压包括字线擦除电压V" ■、位线擦除电压V" ■、源线擦除电压V" 、衬底线擦除电压V" SUBp以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，对本发明实施例所作的任何修改、变更、组合、等同替换、改进等，均应包含在本发明的保护范围之内。
权利要求
1.一种非易失性存储单元，其特征在于，包括晶体管， 所述晶体管包括漏极、源极、栅极和衬底，其中， 所述栅极与字线连接；所述漏极与位线连接； 所述源极与源线连接； 所述衬底与衬底线连接。
2.根据权利要求1所述的非易失性存储单元，其特征在于， 所述晶体管包括第一重掺杂区、第二重掺杂区、多晶硅层、衬底、非对称轻掺杂区、第一侧墙、第二侧墙和氧化硅层；其中，所述氧化硅层位于所述衬底上；所述多晶硅层、所述第一侧墙、所述第二侧墙均位于所述氧化硅层上； 所述第一侧墙、所述第二侧墙分别位于所述多晶硅层的两侧； 所述非对称轻掺杂区邻接于所述第二重掺杂区和所述氧化硅层。
3.根据权利要求1所述的非易失性存储单元，其特征在于， 所述第一侧墙，位于所述第一、第二漏极之上，用于存储电荷。
4.根据权利要求1所述的非易失性存储单元，其特征在于，所述氧化硅层的厚度等于标准半导体逻辑工艺下的厚栅氧晶体管的氧化硅层的厚度。
5.一种对根据权利要求1至4所述的非易失性存储单元的数据编程方法，其特征在于， 所述编程方法包括在字线上施加字线编程电压； 在位线上施加位线编程电压； 在源线上施加源线编程电压； 在衬底线上施加衬底线编程电压。
6.根据权利要求5所述的数据编程方法，其特征在于，预先设定数据存储规则，根据数据存储规则对所述非易失性存储单元进行编程来实现数据的存储。
7.根据权利要求5所述的数据编程方法，其特征在于， 所述数据存储规则包括对晶体管1编程表示存储数据“1”，不对晶体管1编程表示存储数据“0” ；或者对晶体管1编程表示存储数据“0”，不对晶体管1编程表示存储数据“1”。
8.根据权利要求5所述的数据编程方法，其特征在于，经过编程的晶体管的源漏极之间的导通电流小于初始导通电流； 未经过编程的晶体管的源漏极之间的导通电流等于初始导通电流。
9.一种对根据权利要求1至4所述的非易失性存储单元的数据读取方法，其特征在于， 所述非易失性存储单元包括第一晶体管，所述第一晶体管包括第一漏极、第一源极、第一栅极和第一衬底，其中， 所述第一栅极与字线连接； 所述第一漏极与位线连接；所述第一源极与源线连接； 所述第一衬底与衬底线连接； 所述读取方法包括 在字线上施加字线读取电压； 在位线上施加位线读取电压； 在源线上施加源线读取电压； 在衬底线上施加衬底线读取电压；通过检测所述第一晶体管的源漏极之间的导通电流，确定非易失性存储单元中存储的数据。
10.根据权利要求9所述的数据读取方法，其特征在于，设置读取参考单元、选择单元、电流转换单元和电流比较单元； 所述读取参考单元包括第二晶体管，所述第二晶体管包括第二漏极、第二源极、第二栅极和第二衬底，其中， 所述第二栅极与字线连接； 所述第二漏极与参考位线连接； 所述第二源极与参考源线连接； 所述第二衬底与衬底线连接；所述选择单元，用于选择导通第一晶体管的源线，并输出第一晶体管的源漏极之间的导通电流；所述电流转换单元，用于按照预定比例将第二晶体管的初始导通电流转换为读取参考电流；所述电流比较单元，用于将第一晶体管的源漏极之间的导通电流与读取参考电流进行比较，根据比较结果确定非易失性存储单元中存储的数据。
11.根据权利要求10所述的数据读取方法，其特征在于， 所述电流转换单元包括电流镜电路。
12.根据权利要求9所述的数据读取方法，其特征在于，设置读取参考单元、选择单元、电流转换单元、第一电流电压转换单元、第二电流电压转换单元和电压比较单元；所述读取参考单元包括第二晶体管，所述第二晶体管包括第二漏极、第二源极、第二栅极和第二衬底，其中， 所述第二栅极与字线连接； 所述第二漏极与参考位线连接； 所述第二源极与参考源线连接； 所述第二衬底与衬底线连接；所述选择单元，用于选择导通第一晶体管的源线，并输出第一晶体管的源漏极之间的导通电流；所述电流转换单元，用于按照预定比例将第二晶体管的初始导通电流转换为读取参考电流；所述第一电流电压转换单元，用于将第一晶体管的源漏极之间的导通电流转换为读取电压；所述第二电流电压转换单元，用于将读取参考电流转换为读取参考电压； 所述电压比较单元，用于将读取电压与读取参考电压进行比较，根据比较结果确定非易失性存储单元中存储的数据。
13. 一种对根据权利要求1至4所述的非易失性存储单元的数据擦除方法，其特征在于，所述数据擦除方法包括 在字线上施加字线擦除电压； 在位线上施加位线擦除电压； 在源线上施加源线擦除电压； 在衬底线上施加衬底线擦除电压；其中，经过擦除的所述晶体管的源漏极之间的导通电流等于初始导通电流。
全文摘要
本发明公开了一种非易失性存储单元及其数据编程、读取、擦除方法，该非易失性存储单元包括晶体管，所述晶体管包括漏极、源极、栅极和衬底，其中，所述栅极与字线连接；所述漏极与位线连接；所述源极与源线连接；所述衬底与衬底线连接。本发明所述的非易失性存储单元及其制造方法，与现有逻辑工艺尤其是深亚微米逻辑工艺完全兼容，存储单元的面积能够随逻辑工艺的缩小而缩小。
文档编号G11C16/10GK102354528SQ20111019584
公开日2012年2月15日 申请日期2011年7月13日 优先权日2011年7月13日
发明者刘奎伟 申请人:北京兆易创新科技有限公司