专利名称：一种应用于静态随机存储器中的灵敏放大器的制作方法
技术领域：
本申请涉及静态随机存储器技术领域，特别是涉及一种应用于静态随机存储器中的灵敏放大器。
背景技术：
随机存储器的读写操作是由控制电路和字线驱动器来驱动使能字线，使互补的两条位线上的小幅度的电压差经过灵敏放大器进行放大，达到高电平或低电平的范围。当进行读操作时，灵敏放大器放大后的逻辑电平信号送至全局锁存器中，最后由锁存器锁住读取该逻辑电平信号。灵敏放大器的可靠性影响数据写入或读取的正确性，进而会影响静态随机存储器的优良率。 灵敏放大器，主要包括锁存器型放大电路和脉冲产生电路，当灵敏放大器的使能端为高电平时，两条位线上的电压差传输到锁存型放大电路中，当两条位线上的电压差达到预设值时，静态随机存储器的控制电路使所述放大器的使能端变为低电平，此时脉冲产生电路产生高电平脉冲，隔断位线向锁存型放大电路的输送通路，同时使锁存型放大电路工作，将所述锁存型放大电路接收到的小信号的电压差放大至逻辑电平，写入随机存储单元，或者由全局锁存器锁存读出，直到脉冲产生电路产生低电平时，使灵敏型放大器停止工作，从而结束对静态随机存储器的读写操作。传统的灵敏放大器中的脉冲产生电路由串联连接的反相器构成，产生的高电平脉冲的时间由反相器的延时时间决定，因此，很难准确控制高电平脉冲持续的时间，如果高电平脉冲持续时间过长，将大大降低静态随机存储器的读写速度；如果高电平脉冲持续时间过短，将会造成灵敏放大器不能正确读写。
发明内容
为解决上述技术问题，本申请实施例提供一种应用于静态随机存储器的灵敏放大器，以使灵敏型放大器内的脉冲产生电路产生宽度能根据灵敏放大器的状态自动调整的控制脉冲，技术方案如下—种应用于静态随机存储器的灵敏放大器,包括由两组PMOS管和NMOS管串联的串联支路并联连接构成的锁存型放大电路，所述两组串联支路中所述PMOS管和NMOS管的公共点分别通过两个传输管连接至两条位线，且所述两组串联支路中的所述PMOS管和NMOS管的公共点分别通过反相器和开关管连接至全局锁存电路中的两条锁存线，所述串联支路的末端通过开关管连接地端，还包括与所述锁存放大电路相连的脉冲产生电路，该脉冲产生电路包括脉冲产生子电路和脉冲结束判决电路，其中所述脉冲结束判决电路的两个输入端分别连接所述两条锁存位线，输出端连接所述脉冲产生子电路的输入端，控制所述脉冲产生子电路的工作状态；同时，该脉冲结束判决电路的输出端连接所述锁存型放大电路中的开关管的控制端，控制锁存型放大电路的工作状态；所述脉冲接收判决电路检测到所述锁存位线上的低电平信号时，输出脉冲结束控制信号，控制锁存型放大电路停止工作。优选的，所述锁存型放大电路主要包括第一 PMOS管、第二 PMOS管、第一 NMOS管、第二 NMOS管，其中所述第一 PMOS管的第一端连接直流电源，所述第一 PMOS管的第二端与所述第一NMOS管的第一端连接，所述第一 PMOS管的控制与所述第一 NMOS管的控制端相连，所述第一NMOS管的第二端通过串联连接的第一开关管和第二开关管接地；所述第二 PMOS管与所述第二 NMOS管串联形成串联支路，该串联支路并联在所述第一 PMOS管和第一 NMOS管构成的串联支路两端； 所述第一 PMOS管和所述第一 NMOS管的公共点通过第三开关管连接正位线，且该公共点通过第一反相器和第四开关管连接至一条锁存位线，所述第一反相器的输入端连接所述公共点，该第一反相器的输出端连接所述第四开关管的控制端，所述第四开关管的第一端接地，第二端连接所述另一条锁存位线；所述第二 PMOS管和第二 NMOS管的公共点通过第五开关管连接负位线，且该公共点通过第二反相器和第六开关管连接至锁存位线，所述第二反相器的输入端连接所述公共点，该第二反相器的输出端连接所述第六开关管的控制端，所述第六开关管的第一端接地，第二端连接所述锁存位线。优选的，所述脉冲结束判决电路具体包括第一与非门、第三反相器、RS触发器，所述脉冲产生子电路包括第二与非门和第五反相器，其中第一与非门的第一输入端与锁存位线连接,第二输入端与锁存位线连接,输出端连接所述第三反相器的输入端；所述RS触发器的复位端连接所述第三反相器的输出端，所述RS触发器的置位端连接第四反相器的输出端，第四反相器的输入端连接所述灵敏型放大器的使能端，所述RS触发器的输出端连接所述锁存型放大电路中的第二开关管的控制端，且该RS触发器的输出端连接所述第二与非门的第一输入端，该第二与非门的输出端连接所述第五反相器的输入端，该第五反相器的输出端连接至所述第三开关管和第五开关管的控制端，且所述第二与非门的第二输入端连接所述第四反相器的输出端；同时，所述第四反相器的输出端连接所述第一开关管的控制端。优选的，所述第一开关管、所述第二开关管、第四开关管及第六开关管均为NMOS管，第一端为漏极，第二端为源极，控制端为栅极。优选的，所述第三开关管和第五开关管均为PMOS管，第一端为漏极、第二端为源极，控制端为栅极。由以上本申请实施例提供的技术方案可见，脉冲产生电路由脉冲产生子电路和脉冲结束判决电路实现，该脉冲结束判决电路，通过检测静态随机存储器的全局锁存器的锁存位线上的电压信号，判断该静态存储器的读写操作是否结束，当检测到所述锁存位线上的电压信号为低电平时，输出低电平的脉冲，控制灵敏放大器停止工作，该脉冲产生电路产生的脉冲的脉冲宽度自动适应锁存型放大电路的工作需求，不会随着电路内元器件的制作工艺的变化、工作环境的变化而改变输出脉冲的宽度，从而提高了灵敏放大器的可靠性。
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请中记载的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图I为本申请实施例一种灵敏放大器的电路原理框图；图2为本申请实施例一种灵敏放大器的具体的电路结构示意图；图3为本申请实施例一种全局锁存电路的电路原理图；图4为为本申请实施例提供的灵敏型放大器的波形5为传统的灵敏放大器的波形图。
具体实施例方式为了使本技术领域的人员更好地理解本申请中的技术方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本申请保护的范围。请参见图1，示出了本申请实施例一种应用于静态随机存储器中的灵敏放大器的电路原理示意图，该灵敏放大器主要包括锁存型放大电路100、脉冲产生电路200，其中锁存型放大电路100由两组PMOS管和NMOS管串联构成，具有锁存放大功能。脉冲产生电路200，包括脉冲产生子电路210和脉冲结束判决电路220，其中脉冲结束判决电路220的两输入端分别连接静态随机存储器中的全局锁存电路内的两条锁存位线GBL(Global bit line,全局位线)和GBLN(Global bit line Negative,反相全局位线)，所述脉冲结束判决电路220的输出端通过RS触发器连接所述锁存型放大电路100中的开关管的控制端，用于控制所述锁存型放大电路100的工作状态。所述脉冲结束判决电路220检测到所述两条锁存位线GBL或GBLN中任意一条为低电平时，输出脉冲结束控制信号，控制所述锁存型放大电路100停止工作。当锁存型放大电路已经完成将小信号放大至逻辑电平信号后，所述锁存位线上将出现低电平时，此时，脉冲结束判决电路220可以产生低电平信号关闭所述锁存型放大电路100的放大状态，该脉冲产生电路产生的脉冲信号能够根据所述锁存型放大电路的工作需求输出自适应的脉冲，从而，不会出现由于灵敏放大器的工作状态影响静态随机存储器的读写速度和准确性。请参见图2，示出了一种应用于静态随机存储器的灵敏放大器的电路结构示意图，详细介绍了锁存型放大电路以及脉冲产生电路的实施方式，从而详细介绍该灵敏放大器的工作过程。锁存型放大电路100，主要包括第一 PMOS管P1、第二 PMOS管PO，第一 NMOS管NI、第二 NMOS管NO，其中第一 PMOS管Pl的第一端连接直流电源Vdd，第二端连接第一 NMOS管NI的第一端，控制端与第一 NMOS管NI的控制端相连；第一 NMOS管NI的第二端通过第一开关管N2和第二开关管N3接地，第一开关管N2和第二开关管N3串联。第二 PMOS管PO和第二 NMOS管NO串联后并联在第一 PMOS管Pl和第一 NMOS管NO构成的串联支路两端，具体的，第二 PMIOS管Pl的第一端连接第一 PMOS管Pl的第一端相连，第二 PMOS管PO的第二端与第二 NMOS管NO的第一端相连，第二 PMOS管PO的控制端与第二 NMOS管NO的控制端相连；第二 NMOS管NO的第二端连接所述第一 NMOS管NI的第
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-~- O而且，所述第一PMOS管Pl的控制端通过与第二PMOS管PO的控制端相连，其中，所述第一 PMOS管Pl的控制端连接PMOS管P2的第一端，第二 PMOS管PO的控制端连接PMOS 管P2的第二端，PMOS管P2的控制端连接所述RS触发器的输出端SE。位线BL(Bit Line,位线)和BLN(Bit Line Negative,反相位线)上的电压信号传输至所述锁存型放大电路100进行差分放大，具体结构如下所述第一 PMOS管Pl和第一 NMOS管NI的公共连接点通过第三开关管P3与位线BL相连，其中，第三开关管P3的第一端与第一 PMOS管Pl的第二端与所述连接，第三开关管P3的第二端连接所述位线BL，第三开关管P3的控制端连接所述脉冲产生子电路210的输出端。所述第二 PMOS管PO和第二 NMOS管NO的公共连接点通过第五开关管P4连接所述位线BLN，其中，第五开关管P4的第一端连接所述第二 PMOS管PO的第二端，第五开关管P4的第二端连接所述位线BLN，所述五PMOS管P4的控制端连接所述脉冲产生子电路210的输出端。所述锁存型放大电路的输出信号传输给全局位线GBL和GBLN,具体结构如下所述第一 PMOS管Pl和第一 NMOS管NI的公共连接点通过第一反相器IlO和第四开关管N6连接锁存位线GBL，其中，所述第一 PMOS管Pl的第二端连接所述第一反相器110的输入端，第一反相器IlO的输出端连接所述第四开关管N6的控制端，第四开关管N6的第一端接地，第四开关管N6的第二端连接锁存位线GBL。所述第二 PMOS管PO和第二 NMOS管NO的公共连接点通过第二反相器19和第六开关管N7连接所述锁存线GBLN，其中，所述第二 PMOS管PO的第二端连接第二反相器19的输入端，第二反相器19的输出端连接所述第六开关管N7的控制端，第六开关管N7的第一端接地，第二端连接锁存位线GBLN。所述脉冲产生电路200，包括脉冲产生子电路210和脉冲结束判决电路220，其中所述脉冲结束判决电路220包括第一与非门137、第三反相器138，以及由与非门15和与非门16组成的RS触发器，其中第一与非门137的第一输入端连接锁存位线GBL，第二输入端连接锁存位线GBLN，输出端连接第三反相器138的输入端，第三反相器138的输出端连接所述RS触发器的复位端，即与非门16的第一输入端，所述RS触发器的输出端SE连接所述锁存放大器100中的第二开关管N3的控制端，所述RS触发器的输出端SE为与非门15的输出端。脉冲产生子电路210包括第四反相器17、第二与非门14和第五反相器13，其中所述灵敏放大器的使能端SA_EN，通过第四反相器17连接至所述锁存型放大电路中的第一开关管N2的控制端，且该第四反相器17的输出端连接至所述第二与非门14的第一输入端，该第二与非门14的第二输入端连接所述RS触发器的输出端SE,即与非门15的输出端；第二与非门14的输出端连接所述第五反相器13的输入端,该第五反相器13的输出端即该脉冲产生子电路的输出端，连接至所-述第三开关管P3和第五开关管控制端。而且，RS触发器的置位端，即与非门15的第一输入端连接至所述第四反相器的输出端。该灵敏放大器的工作过程如下当使能端SA_EN = Vdd时，第四反相器17输出低电平，RS触发器输出高电平，第二开关管N3导通；同时,第二与非门14输出高电平,第五反相器13输出低电平，使得第 三开关管P3和第五开关管P4导通，从而使位线BL和BLN上的信号分别传输至锁存型放大电路的SO节点(第一 PMOS管Pl和第一 NMOS管NI的公共连接点)和SON节点(第二 PMOS管PO和第二 NMOS管NO的公共连接点)。当位线BL和BLN上的差分电压足够大时，静态随机存储器内的控制电路使得所述使能端SA_EN = 0，第四反相器17输出高电平，因此，第一开关管N2导通，同时，由于RS触发器的保持上一个状态，输出高电平，第二开关管N3导通，而且，使得第二与非门14的两个输入端均为高电平，输出端为低电平，第五反相器13输出高电平脉冲，因此，第三开关管P3和第五开关管P4关断，关闭位线BL与SO节点及位线BLN与SON节点之间的通路。此时，第一开关管N2和第二开关管N3同时导通，锁存型放大电路开始工作，将小信号放大至逻辑电平，使锁存位线GBL或GBLN下拉至低电平。下面以一个具体的例子介绍锁存位线GBL或GBLN下拉至低电平的过程当位线BL为逻辑高电平I时，位线BLN与位线BL互补，为低电平小信号0，此时BLN上的信号经过锁存型放大电路放大至逻辑电平后，经过第二反相器19进行反相后，得到逻辑高电平，从而使得第六开关管N7导通，由于第六开关管的源极接地，因此，锁存位线GBLN被拉至低电平；同理，当位线BL为逻辑低电平，锁存位线GBL被拉至低电平。此时，脉冲结束判决电路220检测到锁存位线GBL或GBLN为低电平时，第一与非门137输出高电平，经过第三反相器138进行反相后变为低电平，提供给RS触发器的复位端，则RS触发器输出低电平，使得第二开关管N3关断，锁存型放大电路停止工作，同时，使第三开关管P3和第五开关管P4恢复导通，这样，可以确保在锁存位线GBL或GBLN接收到下拉电平后才关闭锁存型放大电路，使其停止工作状态。所述脉冲结束判决电路，在检测锁存位线GBL或GBLN接收到下拉电平后才关闭锁存型放大电路，因此，不会出现由于锁存型脉冲产生电路产生的脉冲宽度不够，导致的电平传输不到所述锁存位线GBL或GBLN上或者电平不能完整的传输到锁存位线GBL或GBLN上，从而提高了灵敏放大器的可靠性。图2中，PMOS管P5、P8和P9经过反相器148、143、149，利用使能端SA_SE端的电信号为BL和BLN进行预充电，将BL和BLN预先充到高电平VDD，其中，反相器148、143、149的作用是将SA_SE端的电信号进行延时形成脉冲波形。优选的，上述实施例中，所述第三开关管和第五开关管均为PMOS管，且所述开关管的第一端为PMOS管的源极、第二端为PMOS管的漏极、开关管的控制端为PMOS管的栅极；所述第一开关管、所述第二开关管、第四开关管及第六开关管均为NMOS管，且开关管的第一端为NMOS管的源极、开关管的第二端为NMOS管的漏极、开关管的控制端为NMOS管的栅极。以上详细介绍了灵敏放大器的工作工程，下面结合图3介绍静态随机存储器中与灵敏放大器相连的全局锁存电路的工作过程请参见图3，示出了静态随机存储器的全局锁存电路的电路原理示意图，图中PMOS管P10、P11、P12为锁存位线GBL和GBLN的预充电管，电容C2为锁存位线GBLN的负载，C3为锁存位线GBL的负载，在锁存型放大电路正常工作时，P10P11、P12处于关闭状态，此时，GBL或GBLN的下拉电平被由与非门Ill和112组成的RS触发器锁存住，数据输出端DOUT输出正确的逻辑电平，从而，快速而准确地从存储单元中把数据读出。请参见图4和图5，图4为本申请实施例提供的灵敏型放大器的波形图，图5为传统的灵敏型放大器的波形图。
图4和图5中，横坐标表不时间，单位是秒(S) V,纵坐标是脉冲信号的电压值单位是伏(V)，其中，(SA_EN)为灵敏型放大器的使能端的电压波形，V (SE)为锁存型放大器的第二开关管N3的控制端的电压波形，V(dout)为静态随机存储器的数据输出端的电压波形，V(SQ)为灵敏型放大器连接位线BL的一端的电压波形，V (SQN)为灵敏型放大器连接BLN的一端的电压波形。由图4所示的波形可知，当锁存位线GBL和GBLN上的负载发生变化时，V(SE)所对应的脉冲波形的宽度将跟随负载的变大而变宽，从而使得V(SQ)所对应的脉冲波形的宽度变宽，从而，使得灵敏型放大器的工作时间变长，能够将位线上的信号正确放大，最终使V (dout)正确输出位线上的逻辑电平信号，即正确的读出静态随机存储器中存储的数据。，图4表明应用本申请实施例提供的灵敏型放大器的静态随机存储器的放大器控制信号能够根据负载的变化而变化，具体还可以参见表1，表I为应用本申请实施例提供的灵敏型放大器的静态随机存储器输出端输出的信号与负载间的的情况，表I中gbl_load为锁存位线GBL和GBLN上的负载的情况，单位为法拉(F)，Vdout为静态随机存储器输出端输出的电压信号的数值，单位为伏(V)表I
权利要求
1.一种应用于静态随机存储器的灵敏放大器，包括由两组PMOS管和NMOS管串联的串联支路并联连接构成的锁存型放大电路，所述两组串联支路中所述PMOS管和NMOS管的公共点分别通过两个传输管连接至两条位线，且所述两组串联支路中的所述PMOS管和NMOS管的公共点分别通过反相器和开关管连接至全局锁存电路中的两条锁存线，所述串联支路的末端通过开关管连接地端，其特征在于，还包括 与所述锁存放大电路相连的脉冲产生电路，该脉冲产生电路包括脉冲产生子电路和脉冲结束判决电路，其中 所述脉冲结束判决电路的两个输入端分别连接所述两条锁存位线，输出端连接所述脉冲产生子电路的输入端，控制所述脉冲产生子电路的工作状态；同时，该脉冲结束判决电路的输出端连接所述锁存型放大电路中的开关管的控制端，控制锁存型放大电路的工作状态； 所述脉冲接收判决电路检测到所述锁存位线上的低电平信号时，输出脉冲结束控制信号，控制锁存型放大电路停止工作。
2.根据权利要求I所述的应用于静态随机存储器的灵敏放大器，其特征在于，所述锁存型放大电路主要包括第一 PMOS管、第二 PMOS管、第一 NMOS管、第二 NMOS管，其中 所述第一 PMOS管的第一端连接直流电源，所述第一 PMOS管的第二端与所述第一 NMOS管的第一端连接，所述第一 PMOS管的控制与所述第一 NMOS管的控制端相连，所述第一 NMOS管的第二端通过串联连接的第一开关管和第二开关管接地； 所述第二 PMOS管与所述第二 NMOS管串联形成串联支路，该串联支路并联在所述第一PMOS管和第一 NMOS管构成的串联支路两端； 所述第一 PMOS管和所述第一 NMOS管的公共点通过第三开关管连接正位线，且该公共点通过第一反相器和第四开关管连接至一条锁存位线，所述第一反相器的输入端连接所述公共点，该第一反相器的输出端连接所述第四开关管的控制端，所述第四开关管的第一端接地，第二端连接所述另一条锁存位线； 所述第二 PMOS管和第二 NMOS管的公共点通过第五开关管连接负位线，且该公共点通过第二反相器和第六开关管连接至锁存位线，所述第二反相器的输入端连接所述公共点，该第二反相器的输出端连接所述第六开关管的控制端，所述第六开关管的第一端接地，第二端连接所述锁存位线。
3.根据权利要求2所述的应用于静态随机存储器的灵敏放大器，其特征在于，所述脉冲结束判决电路具体包括第一与非门、第三反相器、RS触发器，所述脉冲产生子电路包括第二与非门和第五反相器，其中 第一与非门的第一输入端与锁存位线连接，第二输入端与锁存位线连接，输出端连接所述第三反相器的输入端； 所述RS触发器的复位端连接所述第三反相器的输出端，所述RS触发器的置位端连接第四反相器的输出端，第四反相器的输入端连接所述灵敏型放大器的使能端，所述RS触发器的输出端连接所述锁存型放大电路中的第二开关管的控制端，且该RS触发器的输出端连接所述第二与非门的第一输入端，该第二与非门的输出端连接所述第五反相器的输入端，该第五反相器的输出端连接至所述第三开关管和第五开关管的控制端，且所述第二与非门的第二输入端连接所述第四反相器的输出端；同时，所述第四反相器的输出端连接所述第一开关管的控制端。
4.根据权利要求I所述的应用于静态随机存储器的灵敏放大器，其特征在于，所述第一开关管、所述第二开关管、第四开关管及第六开关管均为NMOS管，第一端为漏极，第二端为源极，控制端为栅极。
5.根据权利要求I所述的应用于静态随机存储器的灵敏放大器，其特征在于，所述第三开关管和第五开关管均为PMOS管，第一端为漏极、第二端为源极，控制端为栅极。
全文摘要
本申请公开了一种应用于静态随机存储器的灵敏放大器，包括锁存型放大电路、脉冲产生子电路、脉冲结束判决子电路，其中该脉冲结束判决电路，通过检测静态随机存储器的全局锁存器的锁存位线上的电压信号，判断该静态存储器的读写操作是否结束，当检测到所述锁存位线上的电压信号为低电平时，输出低电平的脉冲，控制灵敏放大器停止工作，该脉冲产生电路产生的脉冲的脉冲宽度自动适应锁存型放大电路的工作需求，从而提高了灵敏放大器的可靠性。
文档编号G11C7/06GK102881318SQ201110195689
公开日2013年1月16日 申请日期2011年7月13日 优先权日2011年7月13日
发明者杨昌楷, 张建杰, 熊冰, 温芝权 申请人:苏州雄立科技有限公司