专利名称：半导体存储器件、测试电路及其测试方法
技术领域：
本发明的示例性实施例涉及一种半导体存储器件，更具体而言，涉及一种半导体存储器件、测试电路及其测试操作方法。
背景技术：
存储器件之中广泛使用的动态随机存取存储器(DRAM)包括用于储存数据的多个存储器单元。随着半导体存储器件中集成的存储器单元数量的增加，消耗了更多的时间和资金用于测试半导体存储器件中的存储器单元。因此，已开发并应用并行测试方案以在晶片级或封装级对半导体存储器件的存储器单元进行测试。根据并行测试方案，将测试数据输入半导体存储器件的存储体(bank)中的两个或更多个存储器单元。存储器单元储存并输出测试数据。对被输出的测试数据进行比较以确定存储器单元是否有缺陷。常见的半导体存储器件在芯片上包括额外的测试引脚以输出比较结果、即测试结果。另外，在将半导体存储器件用作多个芯片被模块化的存储模块的情况下，需要可以在模块状态下测试半导体存储器件的电路。当对安装在系统上的半导体存储器件执行这样的测试时，将这样的测试称为安装测试。此外，常见的半导体存储器在芯片上包括额外的测试引脚以输出比较结果、即测试结果。为了减小芯片尺寸，需要可以在不用额外的测试引脚的情况下测试半导体存储器件的电路，并且减少测试时间。
发明内容
本发明的示例性实施例涉及一种能够减少多个单位单元的测试时间的半导体存储器件。本发明的另外的实施例涉及一种能够根据各种测试模式来测试多个单位单元的半导体存储器件。根据本发明的一个实施例，一种半导体存储器件包括多个存储体，每个存储体包括多个第一存储器单元和多个第二存储器单元；第一输入/输出单元，所述第一输入/输出单元被配置为在第一存储器单元与多个第一数据焊盘之间传送第一数据；第二输入/输出单元，所述第二输入/输出单元被配置为在第二存储器单元与多个第二数据焊盘之间传送第二数据；路径选择单元，所述路径选择单元被配置为在测试模式期间将经由第一数据焊盘输入的第一数据传送给第一存储器单元和第二存储器单元二者；测试模式控制单元，所述测试模式控制单元被配置为在测试模式期间将第一存储器单元的第一数据与第二存储器单元的第一数据进行比较，并基于比较结果控制第一数据焊盘以指示故障状态。根据本发明的另一个实施例，一种用于测试半导体存储器件的装置包括故障检测单元，所述故障检测单元被配置为将第一存储器单元的数据与第二存储器单元的数据进行比较，并基于比较结果输出故障检测信号；锁存器单元，所述锁存器单元被配置为响应于在测试模式期间被激活的测试模式信号、用于判定测试模式类型的模式判定信号、以及当输入读取命令时被触发的选通信号而锁存故障检测信号并输出故障锁存信号；第一测试信号发生单元和第二测试信号发生单元，所述第一测试信号发生单元和所述第二测试信号发生单元被配置为基于故障锁存信号和模式判定信号来产生第一测试信号和第二测试信号； 以及故障信号输出单元，所述故障信号输出单元被配置为响应于在经由数据焊盘输入数据之后被激活的测试输出信号而接收第一测试信号和第二测试信号，并输出第一故障信号和第二故障信号。根据本发明的又一个实施例，一种测试半导体存储器件的方法包括以下步骤将经由数据焊盘输入的数据传送到存储体的第一存储器单元和第二存储器单元；将第一存储器单元的数据与第二存储器单元的数据进行比较，以基于比较结果输出故障检测信号；通过响应于用于判定测试模式类型的模式判定信号、以及当读取命令输入时触发的选通信号而锁存故障检测信号来产生故障锁存信号；基于故障锁存信号和模式判定信号而产生故障信号；以及基于故障信号来驱动数据焊盘以指示故障状态。
图1是说明根据本发明的一个示例性实施例的半导体存储器件的框图。图2是说明图1所示的测试模块控制单元、输出驱动器和管道锁存器单元的框图。图3是说明图2所示的比较单元的电路图。图4A是说明图2所示的锁存器单元的电路图。图4B是说明根据本发明的一个示例性实施例的锁存器单元的操作的时序图。图5是说明图2所示的第一和第二测试信号发生单元的框图。图6是说明图5所示的第二测试信号发生单元的框图。图7是说明图2所示的故障信号输出单元和输出驱动器的电路图。图8A至8C是说明根据本发明的一个示例性实施例的半导体存储器件的操作的时序图。
具体实施例方式下面将参照附图更加详细地描述本发明的示例性实施例。然而，本发明可以用不同的方式来实施，并且不应当被理解为限于本文所提出的实施例。确切地说，提供这些实施例是为了使本说明书清楚且完整，并且将会向本领域技术人员完全传达本发明的范围。在本说明书中，相同的附图标记在本发明的各个附图和实施例中表示相同的部件。图1是说明根据本发明的一个示例性实施例的半导体存储器件的框图。参见图1，半导体存储器件包括多个存储体一例如四个存储器一110至140、全局输入/输出(GIO)线驱动器112至144、写入驱动器150和161、管道(pipe)锁存器单元 151和169、多路复用器162、输入/输出(I/O)驱动器172和174、以及测试模式控制单元 200。I/O驱动器172和174分别被配置为驱动从数据焊盘LDQ和UDQ输入的数据或输出至数据焊盘LDQ和UDQ的数据。更具体而言，I/O驱动器172和174分别设置有输入缓冲器巧4和164以及输出驱动器158和168。输入缓冲器巧4和164分别接收从数据焊盘 LDQ和UDQ输入的数据。输入缓冲器IM将其接收的数据输出至写入驱动器150和多路复用器162。输入缓冲器164将其接收的数据输出至多路复用器162。另外，输出驱动器158 和168分别接收从管道锁存器单元151和169输出的数据并将数据输出至数据焊盘LDQ 和UDQ。根据本发明的此示例性实施例，在测试模式下，输出驱动器158响应于故障断开信号(fail-off signal)FAIL_0FFD而将数据焊盘LDQ驱动到高阻状态(high-impedance state)，或响应于故障粘连信号(fail-stuck signal) FAIL_STUCKD而将数据焊盘LDQ驱动为保持高粘连(high-stuck)状态。写入驱动器150和161将数据传送至存储器110至140的相应的存储器单元。管道锁存器单元151和169分别经由输出驱动器158和168将相应的GIO线GI0_L和GI0_U 的数据输出至数据焊盘LDQ和UDQ0存储体110至140中所包括的存储器单元储存数据并经由相应的GIO线GI0_L和GI0_U输出所储存的数据。根据本发明的此示例性实施例，在测试模式中，多路复用器162响应于测试模式信号TDRM而选择写入驱动器161和输入缓冲器154之间的路径。这里，测试模式信号TDRM 是在半导体存储器件的测试模式期间被激活的信号。因此，当写入驱动器150将自数据焊盘LDQ输入的测试数据传送至与GIO线GI0_L耦接的存储器单元时，写入驱动器161也将自数据焊盘LDQ输入的同一测试数据传送至与GIO线GI0_U耦接的存储器单元。也就是， 写入驱动器150和161都从数据焊盘LDQ接收测试数据并将测试数据传送至存储体110至 140中的各个存储器单元。在正常模式下，多路复用器162响应于在正常模式下被去激活的测试模式信号 TDRM而选择写入驱动器161与输入缓冲器164之间的路径。因此，写入驱动器150将自数据焊盘LDQ输入的数据传送至其相应的存储器单元、即与GIO线GI0_L耦接的存储器单元， 而写入驱动器161将自数据焊盘UDQ输入的数据传送至其相应的存储器单元、即与GIO线 GI0_U耦接的存储器单元。也就是，写入驱动器150和161中的每个从数据焊盘LDQ和UDQ 接收各自的数据并将各个数据传送存储体110至140中的存储器单元。测试模式控制单元200接收从GIO线GI0_L和GI0_U输出的数据。在测试模式下， 测试模式控制单元200响应于测试模式信号TDRM而将GIO线GI0_U的数据与GIO线GI0_ L的数据进行比较，并基于比较结果输出故障断开信号FAIL_0FFD和故障粘连信号FAIL_ STUCKD。图2是说明图1所示的测试模块控制单元200、输出驱动器158和管道锁存器单元 151的框图。在下文中，为了方便起见，将说明提供8个GIO线GI0_U和8个GIO线GI0_L、 并提供8个数据焊盘LDQ和8个数据焊盘UDQ的示例性情况。参见图2，测试模式控制单元200包括故障检测单元210、锁存器单元220、第一测试信号发生单元230、第二测试信号发生单元M0、以及故障信号输出单元250。故障检测单元210将GIO线GI0_U的数据UDQ χ GI0<0 7>与GIO线GI0_L的数据LDQ χ GI0<0:7>进行比较以输出故障检测信号GI0128SUM。当GIO线GI0_U的数据UDQ χ GI0<0:7>中的任何数据与GIO线的数据LDQ χ GI0<07>中的相应的一个不同时，故障检测信号GI0128SUM被去激活。锁存器单元220响应于测试模式信号TDRM、模式判定信号TDRM_MD和选通信号 GI0STRB而锁存故障检测信号GI0128SUM以输出故障锁存信号GI0A。这里，模式判定信号 TDRM_MD代表测试模式类型，诸如模块测试和封装测试。在优选实施例中，模式判定信号TDRM_MD在模块测试模式中被激活，并在封装测试模式中被去激活，所述模块测试模式是通过将半导体存储器件安装到实际的应用设备上来执行的，所述封装测试模式是单独地对半导体存储器件执行的。选通信号GI0STRB可以基于在管道锁存器单元151和169中所使用并与读取命令同步的管道输入选通信号PINSTB来产生。根据本发明的此示例性实施例，在模块测试模式期间，锁存器单元220通过与每当输入每个读取命令时被触发的选通信号GI0STRB同步地锁存故障检测信号GI0128SUM而输出故障锁存信号GI0A。另一方面， 在封装测试模式中，无论选通信号GI0STRB如何，锁存器单元220都输出在故障检测信号 GI0U8SUM被去激活之后被粘连在(stuck at)某个逻辑电平的故障锁存信号GI0A。第一测试信号发生单元230基于故障锁存信号GIOA和模式判定信号TDRM_MD来产生第一测试信号FAIL_STUCK。第二测试信号发生单元240基于故障锁存信号GI0A、模式选择信号TDRM_MD、CAS潜伏时间信号LATENCY2D、内部时钟ICLK、管道锁存器输入控制信号 PIN<0:i>和管道锁存器输出控制信号P0UT<0 i>来产生第二测试信号FAIL_0FF。故障信号输出单元250响应于测试输出信号TDRM_0UT和断开驱动器信号OUTOFF 来接收第一测试信号FAIL_STUCK和第二测试信号FAIL_0FF并输出故障断开信号FAIL_ OFFD和故障粘连信号FAIL_STUCKD。这里，测试输出信号TDRM_0UT是在诸如封装测试模式的测试模式下在GIO线GI0_L的测试数据经由第一数据焊盘LDQO至第八数据焊盘LDQ7由管道锁存器单元151输出之后而被激活的，而断开驱动器信号0UT0FF是基于反相的输出使能信号而产生的，其中所述反相的输出使能信号在读取操作期间被激活至逻辑低电平，并在读取操作完成之后被去激活至逻辑高电平。这里，故障信号输出单元250输出故障信号 FAIL_0FFD以将第一数据焊盘LDQO驱动到高阻状态，或输出故障粘连信号FAIL_STUCKD以将第一数据焊盘LDQO驱动到高/低粘连状态。如上所述，在正常模式下，管道锁存器单元151从GIO线GI0_L接收数据LDQ xGI0<0:7>，并将数据DATA<0:7>输出至输出驱动器158。因此，输出驱动器158将数据 DATA<0 7>输出至第一数据焊盘LDQO至第八数据焊盘LDQ7中的相应的数据焊盘，并由此正常地执行读取操作。与此相反，在测试模式下，测试模式控制单元200将GIO线GI0_U的数据UDQ xGI0<0:7>与GIO线GI0_L的数据LDQ χ GI0<0:7>进行比较，并响应于比较结果而输出故障断开信号FAIL_0FFD和故障粘连信号FAIL_STUCKD。因此，当产生故障时，输出驱动器158 响应于故障断开信号FAIL_0FFD而将第一数据焊盘LDQO驱动到高阻状态，或响应于故障粘连信号FAIL_STUCKD而将第一数据焊盘LDQO驱动到高粘连状态，因此第一数据焊盘LDQO 指示半导体存储器件的故障。在图2中，故障粘连信号FAIL_STUCKD和故障断开信号FAIL_0FFD被输入至第一数据焊盘LDQO的输出驱动器158。然而，在优选实施例中，故障粘连信号FAIL_STUCKD和故障断开信号FAIL_0FFD可以被输入至所有驱动第一至第八数据焊盘LDQO至LDQ7的输出驱动器158，使得所有的数据焊盘LDQO至LDQ7都可以指示半导体存储器件的故障。在另一个实施例中，可以在故障信号输出单元250与驱动第二至第八数据焊盘LDQl至LDQ7的输出驱动器158中的每个之间设置开关单元。开关单元可以将故障粘连信号FAIL_STUCKD和故障断开信号FAIL_0FFD提供给任意数量的选中的输出驱动器158，以控制数据焊盘LDQO至 LDQ7中的某个来指示半导体存储器单元的故障。另外，开关单元可以由外部命令来控制，或可以用金属选项部件(metal option)来实现。图3是图示图2的故障检测单元210的电路图。参见图3，故障检测单元210包括比较单元212和求和单元214。比较单元212包括多个例如异或非(XNOR)门212_1至212_64，所述多个异或非门212_1至212_64被配置为接收各自的数据UDQ χ GICKO :7>和LDQ χ GI0<0:7>。求和单元214包括例如与门216， 所述与门216被配置为接收多个异或非门212_1至212_64的输出。异或门212_1至212_64中的每个在当相应的数据UDQ χ GI0<0:7>和LDQ xGI0<0:7>彼此相同时将其输出信号激活。与门216在异或非门212_1至212_64的所有的输出信号都被激活时将故障检测信号GI0U8SUM激活，而在异或非门212_1至212_64的输出信号中的任何一个被去激活时将故障检测信号GI0128SUM去激活。因此，当数据UDQ χ GICKO :7>中的任何一个与数据LDQ χ GI0<0 7>中的相应的一个不同时，故障检测单元210将故障检测信号GI0128SUM去激活。图4Α是图示图2所示的锁存器单元220的电路图。参见图4Α，锁存器单元220包括延迟控制单元221、反馈单元223、组合单元225、 D触发器227、以及反相器222和228。延迟控制单元221响应于测试模式信号TDRM而被使能，并将选通信号GI0STRB延迟以输出延迟的选通信号GI0STRBD。作为参考，延迟控制单元221将选通信号GI0STRB延迟与故障检测单元210产生故障检测信号GI0128SUM所花的时间相对应的延迟量。因此， 延迟的选通信号GI0STRBD与故障检测信号GI0128SUM同步。这里，选通信号GI0STRB是基于与读取命令同步地产生的管道输入选通信号PINSTB而产生的。反馈单元223响应于模式判定信号TDRM_MD而将故障锁存信号GIOA反馈给组合单元225。具体地，反馈单元223包括与非门223_1和反相器223_2，所述与非门223_1和反相器223_2对反馈故障锁存信号GIOA和模式判定信号TDRM_MD的反相信号执行“与”操作。因此，反馈单元223在封装测试模式下将故障锁存信号GIOA反馈给组合单元225。这里，反相器222通过将模式判定信号TDRM_MD反相来产生模式判定信号TDRM_MD的反相信号。组合单元225将反馈单元223的输出信号和延迟的选通信号GI0STRBD进行组合， 以输出D触发器227的时钟信号GI0STRBD_D。具体而言，组合单元225包括或非门225_1 和反相器225_2，所述或非门225_1和反相器225_2对反馈单元223的输出信号和延迟的选通信号GI0STRBD执行“或”操作。D触发器227与时钟信号GI0STRBD_D同步地将故障检测信号GI0U8SUM锁存。在此，D触发器227响应于测试模式信号TDRM而被复位。最后，反相器2 通过将D触发器 227的输出信号反相而输出故障锁存信号GI0A。在下文中，将参见图4A和4B具体描述锁存器单元220的操作。图4B是说明锁存器单元220的操作的时序图。在测试模式下，测试数据从数据焊盘LDQ输入并被传送至存储器中的各个存储器单元。在输入读取命令之后，储存在存储体的各个存储器单元中的测试数据被加载到相应的GIO线GI0_U上作为数据UDQ χ GI0<0:7>和LDQ χ GI0<0:7>。锁存器单元220的延迟控制单元221响应于测试模式信号TDRM而被使能，并通过将选通信号GI0STRB 延迟来输出延迟的选通信号GI0STRBD。组合单元225基于延迟的选通信号GI0STRBD而将时钟信号GI0STRBD_D输出到D触发器227，D触发器227与时钟信号GI0STRBD_D同步地锁存故障检测信号GI0U8SUM。最后，反相器2 通过将D触发器227的输出信号反相来输出故障锁存信号GI0A。首先，假设故障检测信号GI0128SUM在模式判定信号TDRM_MD被去激活的封装测试模式下变为去激活。此时，由于模式判定信号TDRM_MD被去激活，因此反馈单元223将故障锁存信号GIOA反馈到组合单元225，组合单元225输出固定为逻辑高电平的时钟信号 GI0STRBD_D。因此，D触发器227处在粘连状态(stuck state)，因此，故障锁存信号GIOA 被固定为逻辑高电平。因此，在封装测试模式下，一旦出现故障，则锁存器单元220锁存并输出具有逻辑高电平的故障锁存信号GI0A。然后，假设故障检测信号GI0128SUM在模式判定信号TDRM_MD被激活的模块测试模式下变为去激活，此时，由于模式判定信号TDRM_MD被激活，因此反馈单元223不将故障锁存信号GIOA反馈到组合单元225，组合单元225基于延迟的选通信号GI0STRBD而输出时钟信号GI0STRBD_D。因此，每当输入读取命令时D触发器227锁存故障检测信号 GI0U8SUM。因此，在模块测试模式下，锁存器单元220通过与在每个读取操作处不断触发的时钟信号GI0STRBD_D同步地实时检测故障状态来输出故障锁存信号GI0A。图5是表示图2所示的第一测试信号发生单元230和第二测试信号发生单元240 的框图。参见图5，第一测试信号发生单元230包括与非门232以及反相器231和234。反相器231将模式判定信号TDRM_MD反相。与非门232和反相器234对反相器231的输出和故障锁存信号GIOA执行“与”操作，并输出第一测试信号FAIL_STUCK。因此，当模式判定信号TDRM_MD在封装测试模式下被去激活时，第一测试信号发生单元230输出故障锁存信号 GIOA作为第一测试信号FAIL_STUCK。第二测试信号发生单元MO响应于故障锁存信号GI0A、模式判定信号TDRM_MD、 CAS潜伏时间信号LATENCY2D、内部时钟ICLK、管道锁存器输入控制信号PIN<0 i>和管道锁存器输出控制信号P0UT<0 i>而产生第二测试信号FAIL_0FF。因此，在模块测试模式下，第二测试信号发生单元240通过将故障锁存信号GIOA与经由DQ焊盘LDQ和UDQ的数据的输出定时同步而产生第二测试信号FAIL_0FF。图6是说明图5所示的第二测试信号发生单元240的框图。参见图6，第二测试信号发生单元240包括第一延迟控制单元241和第二延迟控制单元M7、管道锁存器单元M5、输出使能信号发生单元246和组合单元M4。第一延迟控制单元Ml响应于模式判定信号TDRM_MD而被使能，并将管道锁存器输入控制信号PIN<0:4>延迟以将被延迟的管道锁存器输入控制信号PIND<0:4>输出至管道锁存器单元对5。第二延迟控制单元247响应于模式判定信号TDRM_MD而被使能， 并将管道锁存器输出控制信号P0UT<0:4>延迟以将被延迟的管道锁存器输出控制信号 P0UTD<0:4>输出至管道锁存器单元M5。这里，管道锁存器输入控制信号PIN<0:4>是用于接收图1所示的管道锁存器单元151和169中的正常数据的信号，管道锁存器输出控制信号P0UT<0:4>是用于输出图1所示的管道锁存器单元151中的正常数据的信号。作为参考，第一延迟控制单元241和第二延迟控制单元247的延迟量分别对应于将故障锁存信号 GIOA与管道锁存器输入控制信号PIN<0:4>和管道锁存器输出控制信号P0UT<0:4>同步所花的时间。管道锁存器单元245与延迟的管道锁存器输入控制信号PIND<0 4>和延迟的管道锁存器输出控制信号P0UTD<0:4>同步地顺序地锁存故障锁存信号GI0A，并输出管道输出数据PDATA。更具体而言，管道锁存器单元245包括对齐单元242和反相器锁存器单元M3。 对齐单元242包括多个延迟单元对2_1至对2_5，每个响应于各自的延迟的管道锁存器输入控制信号PIND<0:4>而接收故障锁存信号GI0A，并响应于各自的延迟的管道锁存器输出控制信号P0UTD<0:4>而输出所接收到的数据。反相器锁存器243包括两个反相器，并将对齐单元M2的输出反相并锁存，以输出管道输出数据PDATA。在模块测试模式下，输出使能信号发生单元246通过将CAS潜伏时间信号 LATENCY2D移位来产生管道锁存器输出使能信号P0UTEN，以与内部时钟ICLK同步。更具体而言，输出使能信号发生单元246包括移位单元248和使能信号输出单元M9。移位单元 248响应于模式判定信号TDRM_MD而被使能，并与内部时钟ICLK同步地将CAS潜伏时间信号LATENCY2D移位。使能信号输出单元249接收移位单元248的输出信号以输出管道锁存器输出使能信号P0UTEN。在优选实施例中，移位单元248包括多个D触发器至对8_5，每个响应于模式判定信号TDRM_MD而被复位。第一 D触发器与内部时钟ICLK同步地锁存CAS潜伏时间信号LATENCY2D，第二至第五D触发器M8_2至M8_5与内部时钟ICLK同步地锁存前一级D触发器的输出。在此，CAS潜伏时间LATENCY2D在读取命令被输入之后响应于CAS 潜伏时间而被激活。在优选实施例中，使能信号输出单元249接收第二 D触发器M8_2的输出L4以及第三D触发器M8_3的输出L5以产生管道锁存器输出使能信号P0UTEN，所述管道锁存器输出使能信号POUTEN以输出L4的激活定时与输出L5的激活定时之间的持续时间而保持被激活的逻辑电平。尽管优选实施例使用输出L4和输出L5，但本发明并不局限于此结构。例如，使能信号输出单元249可以使用输出L3和L4，或输出L5和L6。组合单元244接收管道输出数据PDATA和管道锁存器输出使能信号P0UTEN，并输出第二测试信号FAIL_0FF。具体而言，组合单元244包括第一和第二反相器和M4_2 以及或非门对4_3。第一反相器接收管道输出数据PDATA，第二反相器M4_2接收管道锁存器输出使能信号P0UTEN。或非门M4_3对第一反相器和第二反相器的输出执行“或非”操作。因此，当管道输出数据PDATA在管道锁存器输出使能信号POUTEN的激活持续时间期间被激活时，组合单元244激活第二测试信号FAIL_0FF。如上所述，在本发明的此实施例中，第二测试信号发生单元240是以与图1所示的管道锁存器单元151和169实质相同的管道锁存器电路来实现的。因此，用于输出第二测试信号FAIL_0FF的定时可以与用于经由DQ焊盘LDQ和UDQ输出数据的定时同步。图7是说明图2所示的故障信号输出单元250和输出驱动器158的电路图。参见图7，故障信号输出单元250包括故障粘连信号输出单元252和故障断开信号输出单元254。故障粘连信号输出单元252响应于测试输出信号TDRM_0UT而接收第一测试信号FAIL_STUCK并输出故障粘连信号FAIL_STUCKD。故障断开信号输出单元2M响应于测试输出信号TDRM_0UT和断开驱动器信号OUTOFF而输出故障断开信号FAIL_0FFD。
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故障粘连信号输出单元252可以用传输门252_1来实现，所述传输门252_1被配置为响应于测试输出信号TDRM_0UT而选择性地输出第一测试信号FAIL_STUCK作为故障粘连信号 FAIL_STUCKD。故障断开信号输出单元2M包括第一或非门254_1和第二或非门254_2。第一或非门254_1对第二测试信号FAIL_0FF和断开驱动器信号OUTOFF执行“或非”操作，第二或非门254_2对测试输出信号TDRM_0UT和第一或非门254_1的输出执行“或非”操作。在测试输出信号TDRM_0UT被激活的情况下，传输门252_1输出第一测试信号 FAIL_STUCK作为故障粘连信号FAIL_STUCKD，而第一或非门254_1和第二或非门254_2将故障断开信号FAIL_0FFD去激活，无论第二测试信号FAIL_0FF或断开驱动器信号0UT0FF 如何。与此相反，在测试输出信号TDRM_0UT被去激活的情况下，传输门252_1被禁止，第一或非门254_1和第二或非门254_2响应于第二测试信号FAIL_0FF和断开驱动器信号 OUTOFF中任一个的激活而被激活并输出故障断开信号FAIL_0FFD。这里，在封装测试模式下，测试输出信号TDRM_0UT在GIO线GI0_L的测试数据通过图1所示的管道锁存器单元 151经由数据焊盘LDQ输出之后被激活。如上所述，故障信号输出单元250响应于测试输出信号TDRM_0UT而选择性地输出第一测试信号FAIL_STUCK或第二测试信号FAIL_0FF。另外，输出驱动器158包括传输门158_2、与非门158_3、或非门158_6、反相器 158_5和158_8、上拉驱动器158_4和下拉驱动器158_7。传输门158_2响应于时钟信号CLK_D0来接收输入数据DATA。与非门158_3对故障断开信号FAIL_0FFD的反相信号和故障粘连信号FAIL_STUCKD执行“与非”操作。反相器 158_8通过将故障断开信号FAIL_0FFD反相来输出故障断开信号FAIL_0FFD的反相信号，反相器158_5将反相器158_8的输出反相以输出相位与故障断开信号FAIL_0FFD的相位实质相同的信号。或非门158_6对故障粘连信号FAIL_STUCKD和反相器158_5的输出执行“或非”操作。上拉驱动器158_4和下拉驱动器158_7分别响应于与非门158_3和或非门158_6 的输出而导通/关断。 在正常模式下，第一测试信号FAIL_STUCK和第二测试信号FAIL_0FF均被去激活。 在读取操作模式下，输出驱动器158响应于时钟信号CLK_D0而上拉驱动或下拉驱动输入数据DATA。在完成读取操作之后，由于断开驱动器信号OUTOFF被激活，故障断开信号FAIL_ OFFD也被激活，因此上拉驱动器158_4和下拉驱动器158_7被关断。因此，在读取操作完成之后数据焊盘LDQ处于高阻状态。在封装测试模式期间，由于测试输出信号TDRM_0UT在GIO线GI0_L被输出至数据焊盘LDQ之后被激活，因此故障粘连信号输出单元252基于第一测试信号FAIL_STUCK而输出故障粘连信号FAIL_STUCKD。此时，由于被激活的测试输出信号TDRM_0UT的缘故，故障断开信号FAIL_0FFD被去激活。当故障粘连信号FAIL_STUCKD由于故障而被激活时，上拉驱动器158_4导通而下拉驱动器158_7关断。因此，数据焊盘LDQ响应于故障粘连信号FAIL_ STUCKD而变为电源电压电平并保持在高粘连状态。在模块测试模式期间，由于测试输出信号TDRM_0UT被去激活，故障断开信号输出单元2M基于第二测试信号FAIL_0FF和断开驱动器信号0UT0FF而输出故障断开信号FAIL_0FFD。此时，由于被激活的测试输出信号TDRM_0UT的缘故，故障粘连信号FAIL_STUCKD被去激活。当故障断开信号FAIL_0FFD由于故障的缘故而被激活时，上拉驱动器 FAIL_0FFD和下拉驱动器158_7均关断。因此，数据焊盘LDQ处于高阻状态。下文中，参见图1至图8C详细说明半导体存储器件的操作。图8A至8C是说明根据本发明的一个示例性实施例的半导体存储器件的操作的时序图。更具体而言，图8A是说明正常模式下的操作的时序图，图8B是说明封装测试模式下的操作的时序图，图8C是说明模块测试模式下的操作的时序图。参见图8A，在正常模式下，当输入读取命令时，储存在存储体的各个存储器单元中的数据被加载到相应的GIO线GI0_L和GI0_U上。管道锁存器单元151和169响应于管道锁存器输入控制信号PIN<0 4>来接收并锁存GIO线GI0_L和GI0_U的数据，并响应于管道锁存器输出控制信号POUIXO 4>而将数据输出至数据焊盘LDQ和UDQ。作为参考，断开驱动器信号0UT0FF在每个读取操作期间被去激活至逻辑低电平，并在每个读取操作完成之后被激活至逻辑高电平。故障断开信号输出单元2M在每个读取操作完成之后输出故障断开信号FAIL_0FFD。因此，上拉驱动器158_4和下拉驱动器158_7均关断，因此，每当每个读取操作完成时数据焊盘LDQ处于高阻状态。参见图8B，在封装测试模式下，当输入读取命令时，储存在存储体的各个存储器单元中的数据被加载到相应的GIO线GI0_L和GI0_U上。测试模式控制单元200的故障检测单元 210 将 GIO 线 GI0_U 的数据 UDQ χ GI0<0 7> 与 GIO 线 GI0_L 的数据 LDQ χ GI0<0:7> 进行比较以输出故障检测信号GI0128SUM。锁存器单元220响应于与每个读取命令同步地被激活的选通信号GI0STRB而锁存故障检测信号GI0128SUM。当GIO线GI0_U的数据UDQ χ GI0<0:7>中的任何数据与GIO线GI0_L的数据LDQ χ GI0<0:7>中的相应一个不同时，故障检测信号GI0128SUM被去激活，而故障锁存信号GIOA 被激活。此时，由于模式判定信号DRM_MD在封装测试模式下被去激活，因此反馈单元223 将被激活的故障锁存信号GIOA反馈到组合单元225，并且组合单元225输出要粘连在某个逻辑电平的时钟信号GI0STRBD_D。因此，一旦故障检测信号GI0U8SUM被去激活，无论选通信号GI0STRB如何，锁存器单元220都输出要粘连在某个逻辑电平的故障锁存信号GI0A。第一测试信号发生单元230在第二测试信号发生单元240将第二测试信号FAIL_ OFF去激活时基于故障锁存信号GIOA和模式判定信号TDRM_MD而产生第一测试信号FAIL_ STUCK。当测试输出信号TDRM_0UT在GIO线GI0_L的数据经由数据焊盘LDQ输出之后被激活时，故障信号输出单元250激活故障粘连信号FAIL_STUCKD以将数据焊盘LDQ驱动到高/ 低粘连状态。因此，在封装测试模式下，当经由数据焊盘LDQ输出GIO线GI0_L之后，数据焊盘LDQ可以被驱动到高/低粘连状态以指示故障状态。参见图8C，在模块测试模式下，当输入读取命令时，储存在存储体的各个存储器单元中的数据被加载到相应的GIO线GI0_L和GI0_U上。故障检测单元210将GIO线GI0_U 的数据UDQ χ GI0<0:7>与GIO线GI0_L的数据LDQ χ GI0<0:7>进行比较以输出故障检测信号GI0U8SUM。锁存器单元220响应于与每个读取命令同步地被激活的选通信号GI0STRB 而锁存故障检测信号GI0128SUM。当GIO线GI0_U的数据UDQ χ GI0<0:7>中的任何数据与GIO线GI0_L的数据LDQ χ GI0<0:7>中的相应一个不同时，故障检测信号GI0128SUM被去激活，而故障锁存信号GIOA 被激活。此时，由于模式判定信号TDRM_MD在模块测试模式下被激活，因此反馈单元223不将故障锁存信号GIOA反馈给组合单元225，组合单元225基于被延迟的选通信号GI0STRBD 而输出时钟信号GI0STRBD_D。因此，每当读取命令被输入时D触发器227锁存故障检测信号GI0128SUM。因此，在模块测试模式下，锁存器单元220通过实时地检测故障状态来输出故障锁存信号GI0A。与此同时，第二测试信号发生单元MO响应于CAS潜伏时间信号LATENCY2D、内部时钟ICLK、管道锁存器输入控制信号PIN<0 4>和管道锁存器输出控制信号P0UT<0 4>来接收故障锁存器信号GIOA以产生第二测试信号FAIL_0FF。更具体而言，第二测试信号发生单元MO与被延迟的管道锁存器输入控制信号 PIND<0:4>和被延迟的管道锁存器输出控制信号P0UTD<0:4>同步地锁存故障锁存信号 GI0A,并输出管道输出数据PDATA。输出使能信号发生单元246与内部时钟ICLK同步地将 CAS潜伏时间信号LATENCY2D移位，并输出管道锁存器输出使能信号P0UTEN。在此，管道输出数据PDATA与用于输出管道锁存器单元151和169中的数据的定时同步地被输出，管道锁存器输出使能信号POUTEN在管道锁存器输出控制信号P0UT<0:4>的相应一个被激活之后以某个持续时间被激活。当管道输出数据PDATA在管道锁存器输出使能信号POUTEN的激活持续时间期间被激活时，组合单元244激活第二测试信号FAIL_0FF。由于测试输出信号TDRM_0UT在模块测试模式下被去激活，因此故障断开信号输出单元2M响应于第二测试信号FAIL_0FF或断开驱动器信号0UT0FF的激活来激活故障断开信号FAIL_0FFD。在读取操作期间，当由于故障的缘故故障断开信号FAIL_0FFD响应于第二测试信号FAIL_0FF而被激活时，上拉驱动器158_4和下拉驱动器158_7都关断。因此， 当在模块测试模式中产生故障时，数据焊盘LDQ在各个读取操作期间实时地处在高阻状态中。另外，当完成每个读取操作之后，故障断开信号FAIL_0FFD响应于每当每个读取操作完成时被激活的断开驱动器信号0UT0FF而被激活。因此，上拉驱动器158_4和下拉驱动器 158_7均关断，因此，每当每个读取操作完成时数据焊盘LDQ处于高阻状态。根据本发明的一个示例性实施例，在测试模式下，从数据焊盘输入的数据同时被传送到与存储体中的多个单位单元耦接的GIO线GI0_L和GI0_U 二者，测试模式控制单元将GIO线GI0_U的数据与GIO线GI0_L的数据进行比较，并基于比较结果输出故障信号。因此，可以降低/减少用于测试存储体中的多个单位单元的时间。此外，根据本发明的一个示例性实施例，提供了用于在诸如封装测试模式和模块测试模式的测试模式中指示故障状态的各种方法。例如，在封装测试模式中，一旦检测到有缺陷的存储器单元。测试模式控制单元就输出故障信号以保持某个逻辑电平。之后，输出驱动器响应于测试输出信号而将数据焊盘LDQ驱动为粘连在高/低状态。与此同时，在模块测试模式下，测试模式控制单元通过每当读取命令输入时检测存储器单元的缺陷而实时地输出故障信号，并且每当检测到有缺陷的存储器单元时输出驱动器在输出各自数据的同时将DQ焊盘LDQ驱动到高阻状态。虽然已经结合本发明的具体实施例示出和描述了本发明，但本领域技术人员应当理解的是，在不脱离由所附权利要求所限定的本发明的主旨和范围的情况下，可以在形式和细节上进行各种改变。因此，前述的仅为实例，并非有意地进行限定。例如，本文所示及描述的部件的任何数量仅为示例性的。本发明仅由所附的权利要求及其等价物来限定。
权利要求
1.一种半导体存储器件，包括多个存储体，每个存储体包括多个第一存储器单元和多个第二存储器单元； 第一输入/输出单元，所述第一输入/输出单元被配置为在所述第一存储器单元与多个第一数据焊盘之间传送第一数据；第二输入/输出单元，所述第二输入/输出单元被配置为在所述第二存储器单元与多个第二数据焊盘之间传送第二数据；路径选择单元，所述路径选择单元被配置为在测试模式期间将经由所述第一数据焊盘输入的所述第一数据传送给所述第一存储器单元和所述第二存储器单元二者；以及测试模式控制单元，所述测试模式控制单元被配置为在所述测试模式期间将所述第一存储器单元的第一数据与所述第二存储器单元的第一数据进行比较，并基于比较结果来控制所述第一数据焊盘以指示故障状态。
2.如权利要求1所述的半导体存储器件，其中，在封装测试模式下，所述测试模式控制单元在读取操作完成之后将所述第一数据焊盘控制为处于粘连状态。
3.如权利要求2所述的半导体存储器件，其中，在模块测试模式下，所述测试模式控制单元在读取操作期间实时地将所述第一数据焊盘控制为处于高阻状态。
4.如权利要求3所述的半导体存储器件，其中，所述测试模式控制单元包括故障检测单元，所述故障检测单元被配置为将所述第一存储器单元的第一数据与所述第二存储器单元的第一数据进行比较，并基于比较结果输出故障检测信号；锁存器单元，所述锁存器单元被配置为响应于在所述测试模式期间被激活的测试模式信号、用于判定测试模式类型的模式判定信号、以及当读取命令输入时被触发的选通信号而锁存所述故障检测信号并输出故障锁存信号；测试信号发生单元，所述测试信号发生单元被配置为基于所述故障锁存信号和所述模式判定信号来产生测试信号；以及故障信号输出单元，所述故障信号输出单元被配置为响应于所述测试信号而输出故障信号。
5.如权利要求4所述的半导体存储器件，还包括输入/输出驱动器，所述输入/输出驱动器被配置为响应于所述故障信号而驱动所述第一数据焊盘以指示故障状态。
6.如权利要求4所述的半导体存储器件，其中，所述故障检测单元包括多个比较单元，所述多个比较单元被配置为将所述第一存储器单元的第一数据与所述第二存储器单元的第一数据进行比较；以及求和单元，所述求和单元被配置为基于所述比较单元的输出而输出所述故障检测信号。
7.如权利要求4所述的半导体存储器件，其中，当所述模式判定信号在封装测试模式下被去激活时，无论所述选通信号如何，一旦所述故障检测信号被去激活，所述锁存器单元都输出将要粘连于某个电平的故障锁存信号。
8.如权利要求4所述的半导体存储器件，其中，当所述模式判定信号在模块测试模式下被激活时，所述锁存器单元通过与所述选通信号同步地锁存所述故障检测信号而输出所述故障锁存信号。
9.如权利要求4所述的半导体存储器件，其中，所述锁存器单元包括延迟控制单元，所述延迟控制单元被配置为将所述选通信号延迟并输出被延迟的选通信号；反馈单元，所述反馈单元被配置为响应于所述模式判定信号而反馈所述故障锁存信号，并输出反馈故障锁存信号；组合单元，所述组合单元被配置为基于被延迟的所述选通信号和所述反馈故障锁存信号而输出时钟信号；以及D触发器，所述D触发器通过与所述时钟信号同步地锁存所述故障检测信号而输出所述故障锁存信号。
10.如权利要求4所述的半导体存储器件，其中，所述测试信号发生单元包括第一测试信号发生器，所述第一测试信号发生器被配置为基于所述故障锁存信号和所述模式判定信号而产生第一测试信号；以及第二测试信号发生器，所述第二测试信号发生器被配置为基于所述故障锁存信号、所述模式判定信号、管道锁存器控制信号、列地址选通CAS潜伏时间信号和内部时钟信号来产生第二测试信号。
11.如权利要求10所述的半导体存储器件，其中，所述第一测试信号发生器对所述模式判定信号的反向信号和所述故障锁存信号执行“与”操作。
12.如权利要求10所述的半导体存储器件，其中，当所述模式判定信号被激活时，所述第二测试信号发生器通过将所述故障锁存信号与经由所述第一数据焊盘和所述第二数据焊盘的输出定时同步而产生所述第二测试信号。
13.如权利要求10所述的半导体存储器件，其中，所述第二测试信号发生器包括延迟控制单元，所述延迟控制单元被配置为将所述管道锁存器控制信号延迟并输出被延迟的管道锁存器控制信号；管道锁存器单元，所述管道锁存器单元被配置为与所述被延迟的管道锁存器控制单元同步地锁存所述故障锁存信号，并输出管道输出数据；输出使能信号发生单元，所述输出使能信号发生单元被配置为通过与所述内部时钟信号同步地将所述CAS潜伏时间信号移位而产生管道锁存器输出时能信号；以及组合单元，所述组合单元被配置为基于所述管道输出数据和所述管道锁存器输出时能信号而输出所述第二测试信号。
14.如权利要求13所述的半导体存储器件，其中，所述管道锁存器单元包括对齐单元，所述对齐单元被配置为与所述被延迟的管道锁存控制信号同步地将所述故障锁存信号对齐；以及反相器锁存器单元，所述反相器锁存器单元被配置为将所述对齐单元的输出反向并锁存，以输出所述管道输出数据。
15.如权利要求14所述的半导体存储器件，其中，所述对齐单元包括多个延迟单元，每个延迟单元响应于各自的被延迟的管道锁存控制信号而接收所述故障锁存信号并顺序地输出接收的数据。
16.如权利要求13所述的半导体存储器件，其中，所述输出使能信号发生单元包括 移位单元，所述移位单元被配置为与所述内部时钟信号同步地将所述CAS潜伏时间信号移位；以及时能信号输出单元，所述时能信号输出单元被配置为基于所述移位单元的输出信号而输出所述管道锁存器输出时能信号。
17.如权利要求16所述的半导体存储器件，其中，所述移位单元包括多个D触发器，其中，第一 D触发器与所述内部时钟信号同步地将所述CAS潜伏时间信号锁存，其余的D触发器与所述内部时钟信号同步地将前一级的D触发器的输出锁存。
18.如权利要求17所述的半导体存储器件，其中，所述时能信号输出单元产生所述管道器锁存输出时能信号，所述管道锁存器输出时能信号具有以相邻的D触发器的输出之间的持续时间被激活的逻辑电平。
19.如权利要求10所述的半导体存储器件，其中，所述故障信号输出单元包括第一故障信号输出单元，所述第一故障信号输出单元被配置为响应于在经由所述第一数据焊盘输出数据之后被激活的测试输出信号而接收所述第一测试信号并输出第一故障信号；以及第二故障信号输出单元，所述第二故障信号输出单元被配置为响应于所述测试输出信号以及在读取操作期间被去激活的断开驱动器信号而接收所述第二测试信号并输出第二故障信号。
20.如权利要求19所述的半导体存储器件，其中，所述第一故障信号输出单元包括传输门，所述传输门被配置为响应于所述测试输出信号而选择性地输出所述第一测试信号作为所述第一故障信号。
21.如权利要求19所述的半导体存储器件，还包括输出驱动器，所述输出驱动器被配置为响应于所述第一故障信号而将所述第一数据焊盘驱动为粘连状态，或响应于所述第二故障信号而将所述第一数据焊盘驱动为高阻状态。
22.如权利要求1所述的半导体存储器件，其中，所述路径选择单元包括多路复用器， 所述多路复用器被配置为断开所述第二数据焊盘与所述第二存储器单元之间的路径。
23.如权利要求22所述的半导体存储器件，其中，所述多路复用器响应于在所述测试模式期间被激活的测试模式信号而断开所述路径。
24.一种用于测试半导体存储器件的装置，所述装置包括故障检测单元，所述故障检测单元被配置为将第一存储器单元的数据与第二存储器单元的数据进行比较，并基于比较结果输出故障检测信号；锁存器单元，所述锁存器单元被配置为响应于在所述测试模式期间被激活的测试模式信号、用于判定测试模式类型的模式判定信号、以及当输入读取命令时被触发的选通信号而锁存所述故障检测信号并输出故障锁存信号；第一测试信号发生单元和第二测试信号发生单元，所述第一测试信号发生单元和所述第二测试信号发生单元被配置为基于所述故障锁存信号和所述模式判定信号来产生第一测试信号和第二测试信号；以及故障信号输出单元，所述故障信号输出单元被配置为响应于在经由数据焊盘输入数据之后被激活的测试输出信号而接收所述第一测试信号和所述第二测试信号并输出第一和第二故障信号。
25.如权利要求M所述的半导体存储器件，还包括输出驱动器，所述输出驱动器被配置为响应于所述第二故障信号而在所述读取操作完成之后将所述数据焊盘驱动为粘连状态，或响应于所述第一故障信号而在读取操作期间实时地将所述数据焊盘驱动为高阻状态。
26.如权利要求M所述的半导体存储器件，其中，所述故障检测单元包括多个比较单元，所述多个比较单元被配置为将所述第一存储器单元的数据与所述第二存储器单元的数据进行比较；以及求和单元，所述求和单元被配置为基于所述比较单元的输出而输出所述故障检测信号。
27.如权利要求M所述的半导体存储器件，其中，当所述模式判定信号在封装测试模式下被去激活时，无论所述选通信号如何，一旦所述故障检测信号被去激活，所述锁存器单元都输出要粘连于某个逻辑电平的所述故障锁存信号。
28.如权利要求M所述的半导体存储器件，其中，当所述模式判定信号在模块测试模式下被激活时，所述锁存器单元通过与所述选通信号同步地锁存所述故障检测信号而输出所述故障锁存信号。
29.如权利要求M所述的半导体存储器件，其中，所述锁存器单元包括延迟控制单元，所述延迟控制单元被配置为将所述选通信号延迟并输出被延迟的选通信号；反馈单元，所述反馈单元被配置为响应于所述模式判定信号而反馈所述故障锁存信号，并输出反馈故障锁存信号；组合单元，所述组合单元被配置为基于被延迟的所述选通信号和所述反馈故障锁存信号而输出时钟信号；以及D触发器，所述D触发器通过与所述时钟信号同步地锁存所述故障检测信号而输出所述故障锁存信号。
30.如权利要求M所述的半导体存储器件，其中，所述第二测试信号发生单元通过在所述模式判定信号被激活时将所述故障锁存信号与经由所述第一数据焊盘和所述第二数据焊盘的输出定时同步而产生所述第二测试信号。
31.如权利要求M所述的半导体存储器件，其中，所述第二测试信号发生单元包括 延迟控制单元，所述延迟控制单元被配置为将所述管道锁存器控制信号延迟并输出被延迟的管道锁存器控制信号；管道锁存器单元，所述管道锁存器单元被配置为与所述被延迟的管道锁存器控制信号同步地锁存所述故障锁存信号，并输出管道输出数据；输出使能信号发生单元，所述输出使能信号发生单元被配置为通过与所述内部时钟信号同步地将CAS潜伏时间信号移位而产生管道锁存器输出时能信号；以及组合单元，所述组合单元被配置为基于所述管道输出数据和所述管道锁存器输出时能信号而输出所述第二测试信号。
32.如权利要求M所述的半导体存储器件，其中，所述故障信号输出单元包括第一故障信号输出单元，所述第一故障信号输出单元被配置为响应于所述测试输出信号而接收所述第一测试信号并输出所述第一故障信号；以及第二故障信号输出单元，所述第二故障信号输出单元被配置为响应于所述测试输出信号以及在读取操作期间被去激活的断开驱动器信号而接收所述第二测试信号并输出所述第二故障信号。
33.一种测试半导体存储器件的方法，所述方法包括以下步骤将经由数据焊盘输入的数据传送到存储体的第一存储器单元和第二存储器单元； 将所述第一存储器单元的数据与所述第二存储器单元的数据进行比较，以基于比较结果输出故障检测信号；通过响应于用于判定测试模式类型的模式判定信号、以及当读取命令输入时触发的选通信号而锁存所述故障检测信号来产生故障锁存信号；基于所述故障锁存信号和所述模式判定信号而产生故障信号；以及基于所述故障信号来驱动所述数据焊盘以指示故障状态。
34.如权利要求33所述的方法，其中，在模块测试模式下，所述数据焊盘在读取操作期间被驱动为高阻状态，在封装测试模式下，所述数据焊盘在读取操作完成之后被驱动为粘连状态。
35.如权利要求33所述的方法，其中，当所述故障判定信号被激活时，通过与所述选通信号同步地锁存所述故障检测信号而产生所述故障锁存信号；当所述故障判定信号被去激活时，无论所述选通信号如何，一旦所述故障检测信号被去激活，所述故障锁存信号都被产生为粘连于某个逻辑电平。
36.如权利要求33所述的方法，其中，产生所述故障锁存信号的步骤包括 延迟所述选通信号以输出被延迟的选通信号；响应于所述模式判定信号而反馈所述故障锁存信号，并产生反馈故障锁存信号； 基于所述被延迟的选通信号和所述反馈故障锁存信号而产生时钟信号；以及与所述时钟信号同步地锁存所述故障检测信号以产生所述故障锁存信号。
37.如权利要求33所述的方法，其中，产生所述故障信号的步骤包括 当所述模式判定信号被去激活时基于所述故障锁存信号而产生第一测试信号；当所述模式判定信号被激活时，通过将所述故障锁存信号与经由所述数据焊盘输出的数据的输出定时同步而产生第二测试信号；以及响应于在经由所述数据焊盘输出数据之后被激活的测试输出信号基于所述第一测试信号和所述第二测试信号来输出所述故障信号。
38.如权利要求37所述的方法，其中，输出所述故障信号的步骤包括响应于所述测试输出信号而接收所述第一测试信号并产生第一故障信号；以及响应于所述测试输出信号以及在读取操作中被去激活的断开驱动器信号而接收所述第二测试信号并产生第二故障信号。
39.如权利要求38所述的方法，其中，驱动所述数据焊盘的步骤包括 响应于所述第一故障信号而将所述数据焊盘驱动为粘连状态；以及响应于所述第二故障信号而将所述数据焊盘驱动为高阻状态。
40.如权利要求39所述的方法，其中，在完成读取操作之后执行将所述数据焊盘驱动为粘连状态的步骤。
41.如权利要求39所述的方法，其中，在读取操作期间实时地执行将所述数据焊盘驱动为高阻状态的步骤。
全文摘要
本发明提供一种半导体存储器件，包括多个存储体，每个存储体包括多个第一存储器单元和多个第二存储器单元；第一输入/输出单元，被配置为在第一存储器单元与多个第一数据焊盘之间传送第一数据；第二输入/输出单元，被配置为在第二存储器单元与多个第二数据焊盘之间传送第二数据；路径选择单元，被配置为在测试模式期间将经由第一数据焊盘输入的第一数据传送给第一存储器单元和第二存储器单元二者；测试模式控制单元，被配置为在测试模式期间将第一存储器单元的第一数据与第二存储器单元的第一数据进行比较，并基于比较结果控制第一数据焊盘以指示故障状态。
文档编号G11C29/56GK102568612SQ201110454048
公开日2012年7月11日 申请日期2011年12月30日 优先权日2010年12月30日
发明者丁台衡, 康卜文, 都昌镐, 金演佑 申请人:海力士半导体有限公司