专利名称：半导体存储器件及其测试电路和测试操作方法
技术领域：
本发明的示例性实施例涉及一种半导体存储器件，更具体而言涉及一种半导体存储器件及其测试电路和测试操作方法。
背景技术：
存储器件中被广泛应用的动态随机存取存储器(DRAM)包括用于储存数据的多个存储器单元。随着集成在半导体器件中的存储器单元的数目增加，测试半导体存储器件中的存储器单元要花费更多的时间和金钱。因此，开发和采用了并行测试方案来测试晶片级或封装级的半导体存储器件中的存储器单元。根据并行测试方案，将测试数据输入到半导体存储器件的存储体中的两个或多个存储器单元中。存储器单元储存并输出测试数据。比较输出的测试数据，以确定存储器单元是否具有缺陷。现有的半导体存储器件包括芯片上的附加测试引脚，以输出比较结果即测试结果。为了减小芯片尺寸，需要一种能够在不具有附加测试引脚的情况下测试半导体存储器件并且能够减少测试时间的电路。
发明内容
本发明的示例性实施例涉及一种能够减少多个单位单元的测试时间的半导体存储器件。根据本发明的一个示例性实施例，一种半导体存储器件包括多个存储体，所述多个存储体每个都包括多个第一存储器单元和多个第二存储器单元；第一输入/输出单元， 所述第一输入/输出单元被配置成在所述第一存储器单元与多个第一数据焊盘之间传送第一数据；第二输入/输出单元，所述第二输入/输出单元被配置成在所述第二存储器单元与多个第二数据焊盘之间传送第二数据；路径选择单元，所述路径选择单元被配置成在测试模式期间，传送经由所述第一数据焊盘输入的所述第一数据至所述第一存储器单元和所述第二存储器单元；以及测试模式控制单元，所述测试模式控制单元被配置成在所述测试模式期间，将所述第一存储器单元的第一数据与所述第二存储器单元的第一数据进行比较，以及基于比较结果来控制所述第一数据焊盘中的至少一个以表示故障状态，其中，所述测试模式控制单元在读取操作完成之后将所述第一数据焊盘中的所述一个控制为粘连状态。根据本发明的另一个示例性实施例，一种测试半导体存储器件的方法包括以下步骤将经由数据焊盘输入的数据传送至存储体的第一存储器单元和第二存储器单元；将所述第一存储器单元的数据与所述第二存储器单元的数据进行比较以基于比较结果输出故障检测信号；响应于在所述测试模式期间被激活的测试模式信号和当读取命令输入时被触发的选通信号，通过将所述故障检测信号锁存来产生故障锁存信号；基于所述故障锁存信号和所述测试模式信号来产生故障信号；以及基于所述故障信号，驱动所述数据焊盘中的至少一个以表示故障粘连状态。
图1是说明根据本发明的一个示例性实施例的半导体存储器件的框图。图2是说明图1所示的测试模式控制单元、输出驱动器和管道锁存器单元的框图。图3是说明图2所示的比较单元的电路图。图4A是说明图2所示的锁存器单元的电路图。图4B是说明根据本发明的一个示例性实施例的锁存器单元的操作的时序图。图5是说明图2所示的测试信号发生单元的框图。图6是说明图2所示的故障信号输出单元和输出驱动器的电路图。图7A和图7B是说明根据本发明的一个示例性实施例的半导体存储器件的操作的时序图。
具体实施例方式下面将参照附图更加详细地描述本发明的示例性实施例。然而，本发明可以用不同的方式来实施，并且不应当被理解为限于本文所提出的实施例。确切地说，提供这些实施例是为了使本说明书清楚且完整，并且将会向本领域技术人员完全传达本发明的范围。在本说明书中，相同的附图标记在本发明的各个附图和实施例中表示相同的部件。图1是说明根据本发明的一个实施例的半导体存储器件的框图。参见图1，半导体存储器件包括多个存储体例如四个存储体110至140、全局输入 /输出(GIO)线驱动器112至144、写入驱动器150和161、管道锁存器单元151和169、多路复用器162、输入/输出(I/O)驱动器172和174以及测试模式控制单元200。I/O驱动器172和174被配置成分别将从数据焊盘LDQ和数据焊盘UDQ输入/输出的数据进行驱动。更具体地，I/O驱动器172和174分别被提供有输入缓冲器154和输出驱动器158以及输入缓冲器164和输出驱动器168。输入缓冲器IM和164接收分别从数据焊盘LDQ和UDQ输入的数据。输入缓冲器IM输出接收的数据至写入驱动器150和多路复用器162。输入缓冲器164输出接收的数据至多路复用器162。另外，输出驱动器 158和168接收从管道锁存器单元151和169输出的数据，并且将数据分别输出至数据焊盘LDQ和UDQ。根据本发明的本示例性实施例，在测试模式下，输出驱动器158响应于故障粘连(fail-stuck)信号FAIL_STUCKD，驱动数据焊盘LDQ以保持高粘连状态(high-stuck state)0写入驱动器150和161传送数据至存储体110和140的相应存储器单元。管道锁存器单元151和169分别经由输出驱动器158和168将相应GIO线GI0_L和GI0_U的数据输出至数据焊盘LDQ和UDQ。存储体110至140中所包括的存储器单元储存数据，并经由相应的GIO线GI0_L和GI0_U输出所储存的数据。根据本发明的本实施例，在测试模式下，多路复用器162响应于测试模式信号 TDRM在写入驱动器161和输入缓冲器巧4之间选择路径。这里，测试模式信号TDRM是在半导体存储器件的测试模式期间被激活的信号。结果，当写入驱动器150将从数据焊盘LDQ输入的测试数据传送至与GIO线GI0_L耦接的存储器单元时，写入驱动器161也将从数据焊盘LDQ输入的同一测试数据传送至与GIO线GI0_U耦接的存储器单元。也就是说，写入驱动器150和161两者都从数据焊盘LDQ接收测试数据，并将测试数据传送至存储体110至 140中的各个存储器单元。在正常模式下，多路复用器162响应于在正常模式期间被去激活的测试模式信号 TDRM，而选择写入驱动器161和输入缓冲器164之间的路径。结果，写入驱动器150将从数据焊盘LDQ输入的数据传送至与写入驱动器150相对应的存储器单元，即，与GIO线GI0_L 相耦接的存储器单元；且写入驱动器161将从数据焊盘UDQ输入的数据传送至与写入驱动器161相对应的存储器单元，即，与GIO线GI0_U相耦接的存储器单元。也就是说，写入驱动器150和161每个都从数据焊盘LDQ和UDQ的接收相应数据并传送至存储体110至140 中的存储器单元。测试模式控制单元200接收从GIO线GI0_L和GI0_U输出的数据。在测试模式下， 测试模式控制单元200响应于测试模式信TDRM将GIO线GI0_U的数据与GIO线GI0_L的数据进行比较，并且基于比较结果输出故障粘连信号FAIL_STUCKD。图2是说明图1所示的测试模式控制单元200的框图。在下文，为了简便起见，将以这样一个示例性情况为例来进行描述，在所述示例性情况中，提供了 8个GIO线GI0_U和 8个GIO线GI0_L，并提供了 8个数据焊盘LDQ和8个数据焊盘UDQ0参见图2，测试模式控制单元200包括故障检测单元210和锁存器单元220、测试信号发生单元230和故障信号输出单元250。故障检测单元210将GIO线GI0_U的数据UDQ χ GI0<0 7>与GIO线GI0_L的数据LDQ χ GI0<0:7>进行比较以输出故障检测信号GI0U8SUM。故障检测信号GI0U8SUM在 GIO线GI0_U的数据UDQ χ GI0<0 7>中的任何数据与GIO线GI0_L的数据LDQ χ GI0<0:7> 的对应数据不同时被去激活。锁存器单元220响应于测试模式信号TDRM和选通信号GI0STRB，将故障检测信号 GI0U8SUM锁存以输出故障锁存信号GI0A。选通信号GI0STRB可以基于管道锁存器单元151 和169中使用的与读取命令同步的管道输入选通信号PINSTB而产生。根据本发明的本示例性实施例，在封装测试模式期间，锁存器单元220输出在故障检测信号GI0U8SUM被去激活之后被粘连(stcuk)在预定的逻辑电平的故障锁存信号GI0A，而不管选通信号GI0STRB 如何。测试信号发生单元230基于故障锁存信号GIOA和测试模式信号TDRM来产生测试信号 FAIL_STUCK。故障信号输出单元250响应于测试输出信号TDRM_0UT接收测试信号FAIL_STUCK 并输出故障粘连信号FAIL_STUCKD。这里，在管道锁存器单元151在测试模式诸如封装测试模式下经由第一至第八数据焊盘LDQO至LDQ7输出GIO线GI0_L的测试数据之后，测试输出信号TDRM_0UT被激活。这里，故障信号输出单元250输出故障粘连信号FAIL_STUCKD，以将第一数据焊盘LDQO驱动为高/低粘连状态。如上所述，在正常模式下，管道锁存器单元151从GIO线GI0_L接收数据LDQ xGI0<0:7>,并输出数据DATA<0:7>至输出驱动器158。结果，输出驱动器158将数据 DATA<0 7>输出至第一至第八数据焊盘LDQO至LDQ7之中的相应数据焊盘，因而读取操作正常执行。
相反地，在测试模式下，测试模式控制单元200将GIO线GI0_U的数据UDQ xGI0<0:7>与GIO线GI0_L的数据LDQ χ GI0<0:7>进行比较，并响应于比较结果输出故障粘连信号FAIL_STUCKD。结果，当出现故障时，输出驱动器158响应于故障粘连信号FAIL_ STUCKD将第一数据焊盘LDQO驱动至高粘连状态，因而第一数据焊盘LDQO表示半导体存储器件的故障。在图2中，故障粘连信号FAIL_STUCKD被输入至驱动第一数据焊盘LDQO的输出驱动器158。然而，在一个优选实施例中，故障粘连信号FAIL_STUCKD可以被输入至驱动第一至第八数据焊盘LDQO至LDQ7的所有输出驱动器158，使得所有的数据焊盘LDQO至LDQ7都可以表示半导体存储器件的故障。在另一个实施例中，可以在故障信号输出单元250与驱动第二至第八数据焊盘LDQl至LDQ7的输出驱动器158中的每个之间设置开关单元。开关单元可以将故障粘连信号FAIL STUCKD提供给任何数目的选中的输出驱动器158，以控制数据焊盘LDQO至LDQ7中的哪个焊盘来表示半导体器件的故障。另外，可以由外部命令来控制开关单元，或者可以用金属选项部件(metal option)来实现开关单元。图3是说明图2所示的故障检测单元210的电路图。参见图3，故障检测单元210包括比较单元212和求和单元214。比较单元212例如包括多个异或非门212_1至212_64，所述多个异或非门212_1至212_64被配置成接收各个数据UDQ χ GICKO :7>和LDQ χ GI0<0:7>。求和单元214包括例如与门216，所述与门 216被配置成接收所述多个异或非门212_1至212_64的输出。在相应的数据UDQ χ GICKO:7>与数据LDQ χ GI0<0 7>彼此相等时，异或非门 212_1至212_64中的每个将其输出信号激活。与门216在异或非门212_1至212_64的输出信号全部被激活时将故障检测信号GI0U8SUM激活，而在异或非门212_1至212_64的输出信号中的任何一个被去激活时将故障检测信号GI0128SUM去激活。因此，故障检测单元210在数据UDQ χ GI0<07>中的任何一个与数据LDQ xGI0<0:7>的相应一个不同时，就将故障检测信号GI0128SUM去激活。图4A是说明图2所示的锁存器单元220的电路图。参见图4A，锁存器单元220包括延迟控制单元221、组合单元225、D触发器227和反相器228。延迟控制单元221响应于测试模式信号TDRM被使能，且将选通信号GI0STRB延迟以输出延迟的选通信号GI0STRBD。作为参考，延迟控制单元221将选通信号GI0STRB延迟与故障检测单元210产生故障检测信号GI0128SUM所花费的时间相对应的延迟量。结果， 延迟的选通信号GI0STRBD与故障检测信号GI0128SUM同步。这里，选通信号GI0STRB是基于与读取命令同步产生的管道输入选通信号PINSTB而产生的。组合单元225将延迟的选通信号GI0STRBD与从反相器228反馈来的故障锁存信号GIOA组合，以输出D触发器227的时钟信号GI0STRBD_D。具体地，组合单元225包括或非门225_1和反相器225_2，所述或非门225_1和反相器225_2对反馈来的故障锁存信号 GIOA和延迟的选通信号GI0STRBD执行“或”运算。D触发器227与时钟信号GI0STRBD_D同步地锁存故障检测信号GI0U8SUM。这里， D触发器227响应于测试模式信号TDRM而被复位。最终，反相器2 通过将D触发器227 的输出信号反相来输出故障锁存信号GI0A。
在下文，参照图4A和图4B详细说明锁存器单元220的操作。图4B是说明锁存器单元220的操作的时序图。在测试模式下，测试数据从数据焊盘LDQ输入且被传送到存储体中的各个存储器单元。在读取命令输入之后，储存在存储体中的各个存储器单元中的测试数据被加载在相应的GIO线GIOJ^P GI0_U上作为数据UDQ χ GI0<0:7>和LDQ χ GI0<0 7>。锁存器单元 220的延迟控制单元221响应于测试模式信号TDRM而被使能，并通过将选通信号GI0STRB 延迟来输出延迟的选通信号GI0STRBD。组合单元225基于延迟的选通信号GI0STRBD将时钟信号GI0STRBD_D输出至D触发器227，且D触发器227与时钟GI0STRBD_D同步地锁存故障检测信号GI0128SUM。最终，反相器2 通过将D触发器227的输出信号反相来输出故障锁存信号GI0A。假设故障检测信号GI0128SUM在封装测试模式下被去激活。此时，组合单元225 基于从D触发器227和反相器228反馈的故障锁存信号GI0A，输出被固定为逻辑高电平的时钟信号GI0STRBD_D。结果，D触发器227处于粘连状态(stuck state)，因而故障锁存信号GIOA被锁存到逻辑高电平。因此，在封装测试模式下，一旦发生故障，锁存器单元220就锁存并输出具有逻辑高电平的故障锁存信号GI0A。图5是说明图2所示的测试信号发生单元230的框图。参见图5，测试信号发生单元230包括与非门232和反相器234。与非门232和反相器234对测试模式信号TDRM和故障锁存信号GIOA执行“与”运算，并输出测试信号FAIL_ STUCK。因此，当测试模式信号TDRM在封装测试模式下被激活时，测试信号发生单元230将故障锁存信号GIOA输出作为测试信号FAIL_STUCK。图6是说明图2所示的故障信号输出单元250和输出驱动器158的电路图。参见图6，故障信号输出单元250包括故障粘连信号输出单元252，所述故障粘连信号输出单元252响应于测试输出信号TDRM_0UT接收测试信号FAIL_STUCK以输出故障粘连信号FAIL_STUCKD至节点N0DE_A。故障粘连信号输出单元252可以用例如传输门252_1 来实现，所述传输门252_1被配置成响应于测试输出信号TDRM_0UT选择性地输出测试信号 FAIL_STUCK作为故障粘连信号FAIL_STUCKD。在测试输出信号TDRM_0UT被激活的情况下，传输门252_1将测试信号FAIL_STUCK 输出作为故障粘连信号FAIL_STUCKD。相反地，在测试输出信号TDRM_0UT被去激活的情况下，传输门252_1被禁止，以便不将测试信号FAIL_STUCK传送作为故障粘连信号FAIL_ STUCKD。这里，在封装测试模式下，在GIO线GI0_L的测试数据被管道锁存器单元151经由数据焊盘LDQ输出之后，测试输出信号TDRM_0UT被激活。另外，输出驱动器158包括传输门158_2、反相器158_3和158_5、上拉驱动器 158_4和下拉驱动器158_7。传输门158_2响应于时钟信号CLK_D0接收输入的数据DATA至节点N0DE_A。反相器158_3将节点N0DE_A处的信号反相以驱动上拉驱动器158_4，反相器158_5将节点N0DE_ A处的信号反相以驱动下拉驱动器158_7。上拉驱动器158_4和下拉驱动器158_7分别响应于反相器158_3和158_5的输出而被导通/关断。在正常模式下，测试信号FAIL_STUCK被去激活。在读取操作期间，输出驱动器158响应于时钟信号CLK_D0，将输入数据DATA驱动为上拉或下拉。尽管未示出，在完成读取操作之后，上拉驱动器158_4和下拉驱动器158_7两者可以被驱动成关断。结果，数据焊盘 LDQ在读取操作完成之后处于高阻状态。在封装测试模式期间，由于测试输出信号TDRM_0UT是在GIO线GI0_L的数据输出至数据焊盘LDQ之后被激活的，因此故障粘连信号输出单元252基于测试信号FAIL_STUCK 输出故障粘连信号FAIL_STUCKD。当故障粘连信号FAIL_STUCKD因故障而被激活时，上拉驱动器158_4被导通而下拉驱动器158_7被关断。因此，数据焊盘LDQ响应于故障粘连信号 FAIL_STUCKD变为电源电压电平，且保持高粘连状态。下面参照图1至图7B详细说明半导体存储器件的操作。图7A和图7B是说明根据本发明的一个示例性实施例的半导体存储器件的操作的时序图。更具体而言，图7A是说明在正常模式下的操作的时序图，而图7B是说明封装测试模式的操作的时序图。参见图7A，在正常模式下，当读取命令输入时，存储体中的各个存储器单元中所储存的数据被加载到相应的GIO线GI0_L和GI0_U。管道锁存器单元151和169响应于管道锁存输入控制信号PIN<0 4>接收并锁存GIO线GI0_L和GI0_U的数据，并响应于管道锁存输出控制信号P0UT<0:4>将数据输出至数据焊盘LDQ和UDQ。作为参考，尽管未示出，在每个读取操作完成之后，上拉驱动器158_4和下拉驱动器158_7两者都被驱动成关断。结果， 在每个读取操作完成之后数据焊盘LDQ处于高阻状态。参见图7B，在封装测试模式下，当读取命令输入时，储存在存储体的各个存储器单元中的数据被加载到相应的GIO线GI0_L和GI0_U上。测试模式控制单元200的故障检测单元 210 将 GIO 线 GI0_U 的数据 UDQ χ GI0<0 7> 与 GIO 线 GI0_L 的数据 LDQ χ GI0<0:7> 进行比较以输出故障检测信号GI0128SUM。锁存器单元220响应于与每个读取命令同步激活的选通信号GI0STRB来锁存故障检测信号GI0128SUM。当GIO线GI0_U的数据UDQ χ GI0<0 7>中的任何一个与GIO线GI0_L的数据LDQ χ GI0<0:7>中的相应一个不同时，故障检测信号GI0U8SUM被去激活而故障锁存信号GIOA 被激活。此时，激活的故障锁存信号GIOA被反馈至组合单元225，组合单元225输出要被粘连在特定的逻辑电平的时钟信号GI0STRBD_D。结果，一旦故障检测信号GI0128SUM被去激活，锁存器单元220就输出被粘连在特定的逻辑电平的故障锁存信号GI0A，而不管选通信号GI0STRB如何。测试信号发生单元230基于故障锁存信号GIOA和测试模式信号TDRM产生测试信号FAIL_STUCK。当测试输出信号TDRM_0UT在GIO线GI0_L的数据经由数据焊盘LDQ输出之后被激活时，故障信号输出单元250将故障粘连信号FAIL_STUCKD激活以驱动数据焊盘 LDQ至高/低粘连状态。因此，在封装测试模式下，在GIO线GI0_L的数据经由数据焊盘LDQ 输出之后，数据焊盘LDQ可以被驱动成高/低粘连状态，以便示出故障状态。根据本发明的本示例性实施例，在测试模式下，从数据焊盘LDQ输入的数据被同时传送至与存储体中的多个单位单元耦接的GIO线GI0_L和GI0_U，且测试模式控制单元将GIO线GI0_U的数据与GIO线GI0_L的数据进行比较以基于比较结果输出故障信号。因此，可以减少/降低用于测试存储体中的多个单位单元的时间。另外，根据本发明的示例性实施例，提供了根据测试模式的各种用于表示故障状态的方法。例如，在封装测试模式下，一旦检测到具有缺陷的存储器单元，测试模式控制单元就输出保持预定逻辑电平的故障信号。之后，输出驱动器响应于测试输出信号，将数据焊盘LDQ驱动成被粘连在高/低状态。尽管已经参照本发明的示例性实施例来特别示出和描述了本发明，本领域技术人员将会理解的是，在不脱离所附权利要求所限定的精神和范围的前提下，可以在形式上和细节上进行各种变化。因此，前述仅仅是示例性的，且并不是限制性的。例如，本文所图示和描述的任何元件的数目仅仅是示例性的。本发明仅仅由所附权利要求及其等同物来限定。
权利要求
1.一种半导体存储器件，包括多个存储体，所述多个存储体每个都包括多个第一存储器单元和多个第二存储器单元；第一输入/输出单元，所述第一输入/输出单元被配置成在所述第一存储器单元与多个第一数据焊盘之间传送第一数据；第二输入/输出单元，所述第二输入/输出单元被配置成在所述第二存储器单元与多个第二数据焊盘之间传送第二数据；路径选择单元，所述路径选择单元被配置成在测试模式期间，传送经由所述第一数据焊盘输入的所述第一数据至所述第一存储器单元和所述第二存储器单元；以及测试模式控制单元，所述测试模式控制单元被配置成在所述测试模式期间，将所述第一存储器单元的第一数据与所述第二存储器单元的第一数据进行比较，基于比较结果来控制所述第一数据焊盘中的至少一个以表示故障状态，其中，所述测试模式控制单元在读取操作完成之后将所述第一数据焊盘中的所述一个控制为粘连状态。
2.如权利要求1所述的半导体存储器件，其中，所述测试模式控制单元包括故障检测单元，所述故障检测单元被配置成将所述第一存储器单元的所述第一数据与所述第二存储器单元的所述第一数据进行比较，以基于比较结果输出故障检测信号；锁存器单元，所述锁存器单元被配置成响应于在所述测试模式期间被激活的测试模式信号和在读取命令输入时被触发的选通信号，来锁存所述故障检测信号和输出故障锁存信号；测试信号发生单元，所述测试信号发生单元基于所述故障锁存信号和所述测试模式信号来产生测试信号；以及故障信号输出单元，所述故障信号输出单元被配置成响应于所述测试信号和在经由所述第一数据焊盘输出数据之后被激活的测试输出信号，来输出故障信号。
3.如权利要求2所述的半导体存储器件，还包括输入/输出驱动器，所述输入/输出驱动器被配置成响应于所述故障信号来驱动所述第一数据焊盘以表示故障状态。
4.如权利要求2所述的半导体存储器件，其中，所述故障检测单元包括多个比较单元，所述多个比较单元被配置成将所述第一存储器单元的所述第一数据与所述第二存储器单元的所述第一数据进行比较；以及求和单元，所述求和单元被配置成基于所述比较单元的输出来输出所述故障检测信号。
5.如权利要求4所述的半导体存储器件，其中，所述比较单元每个都包括异或非门，所述异或非门每个都在相应的第一数据彼此相等时激活其输出信号。
6.如权利要求4所述的半导体存储器件，其中，所述求和单元包括逻辑门，以对所述比较单元的输出执行“与”运算。
7.如权利要求2所述的半导体存储器件，其中，一旦所述故障检测信号被去激活，所述锁存器单元就输出被粘连在特定逻辑电平的所述故障锁存信号，而不管所述选通信号如何。
8.如权利要求2所述的半导体存储器件，其中，所述锁存器单元包括延迟控制单元，所述延迟控制单元被配置成将所述选通信号延迟并输出延迟的选通信号；组合单元，所述组合单元被配置成基于所述延迟的选通信号和所述故障锁存信号而输出时钟信号；以及D触发器，所述D触发器被配置成通过与所述时钟信号同步地锁存所述故障检测信号来输出所述故障锁存信号。
9.如权利要求8所述的半导体存储器件，其中，所述延迟控制单元具有与所述故障检测单元产生所述故障检测信号所花费的时间相对应的延迟量，以便将所述延迟的选通信号与所述故障检测信号同步。
10.如权利要求8所述的半导体存储器件，其中，所述延迟控制单元和所述D触发器响应于所述测试模式信号被使能。
11.如权利要求8所述的半导体存储器件，其中，所述组合单元包括第一逻辑门，所述第一逻辑门被配置成对所述延迟的选通信号和所述故障锁存信号执行“或非”运算；以及第二逻辑门，所述第二逻辑门被配置成将所述第一逻辑门的输出反相以输出所述时钟信号。
12.如权利要求2所述的半导体存储器件，其中，所述测试信号发生单元对所述故障锁存信号和所述测试模式信号执行“与”运算。
13.如权利要求2所述的半导体存储器件，其中，所述故障信号输出单元包括传输门， 所述传输门被配置成响应于所述测试输出信号输出所述测试信号作为所述故障信号。
14.一种测试半导体存储器件的方法，所述方法包括以下步骤将经由数据焊盘输入的数据传送至存储体的第一存储器单元和第二存储器单元； 将所述第一存储器单元的数据与所述第二存储器单元的数据进行比较以基于比较结果输出故障检测信号；响应于在所述测试模式期间被激活的测试模式信号和当读取命令输入时被触发的选通信号，通过将所述故障检测信号锁存来产生故障锁存信号；基于所述故障锁存信号和所述测试模式信号来产生故障信号；以及基于所述故障信号，驱动所述数据焊盘中的至少一个以表示故障粘连状态。
15.如权利要求14所述的方法，其中，所述数据焊盘在所述读取操作完成之后被驱动至所述粘连状态。
16.如权利要求14所述的方法，其中，当所述故障检测信号被去激活时，所述故障锁存信号被产生为被粘连在特定的逻辑电平，而不管所述选通信号如何。
17.如权利要求14所述的方法，其中，产生所述故障锁存信号的步骤包括以下步骤 将所述选通信号延迟以输出延迟的选通信号；基于所述延迟的选通信号和所述故障锁存信号来产生时钟信号；以及通过与所述时钟信号同步地锁存所述故障检测信号来输出所述故障锁存信号。
18.如权利要求17所述的方法，其中，将所述选通信号延迟使所述延迟的选通信号与所述故障检测信号同步所需要的延迟量。
19.如权利要求14所述的方法，其中，产生所述故障信号的步骤包括以下步骤 基于所述故障锁存信号和所述测试模式信号产生测试信号；以及基于所述测试信号和在经由所述数据焊盘输出数据之后而被激活的测试输出信号，来输出所述故障信号。
全文摘要
本发明公开了半导体存储器件及其测试电路和测试操作方法。一种半导体存储器件包括多个存储体，所述多个存储体每个都包括多个第一存储器单元和多个第二存储器单元；第一输入/输出单元，被配置成在所述第一存储器单元与多个第一数据焊盘之间传送第一数据；第二输入/输出单元，被配置成在所述第二存储器单元与多个第二数据焊盘之间传送第二数据；路径选择单元，被配置成在测试模式期间，传送经由所述第一数据焊盘输入的所述第一数据至所述第一存储器单元和所述第二存储器单元；以及测试模式控制单元，被配置成在所述测试模式期间，将所述第一存储器单元的第一数据与所述第二存储器单元的第一数据进行比较，基于比较结果来控制所述第一数据焊盘中的至少一个以表示故障状态。
文档编号G11C29/08GK102543205SQ201110454098
公开日2012年7月4日 申请日期2011年12月30日 优先权日2010年12月30日
发明者都昌镐, 金演佑 申请人:海力士半导体有限公司