专利名称：基于ieee 1500 的嵌入式sram存储器测试结构的制作方法
技术领域：
本实用新型涉及SoC芯片中嵌入式SRAM的测试结构。
背景技术：
目前公知的嵌入式SRAM的测试大多采用内建自测试方法，这种方法可以实现存储器故障的检测，但是现有的方法并不能有效的解决嵌入式SRAM的测试复用问题。由于没有一个规范统一的测试结构，不同的SoC设计者对SRAM内建自测试的具体结构各有不同， 系统的设计效率受到很大的影响。
发明内容本实用新型针对现有技术的不足，在充分研究IEEE 1500标准与内建自测试 (BIST)的基础上，提出一种可进行测试复用的SoC中SRAM型存储器的测试结构。基于IEEE 1500标准的嵌入式SRAM测试的基本结构包括访问、控制以及隔离(如
图1所示)。测试访问机制是指从嵌入式SRAM的输入端施加测试激励信号，并从嵌入式SRAM 的输出端得到测试响应。嵌入式SRAM测试中的控制指的是启动和停止测试功能的模块。隔离指的是电气上将嵌入式SRAM的输入与输出端口与连接这些端口的芯片电路或者其他的核进行分离，从而避免测试对其他核或者用户自定义逻辑产生副作用，同时也保护了该核在邻近电路测试时不受影响。各主要部件简要说明如下A.测试源和测试收集，测试源的功能是为测试核提供测试时所需要的激励，而测试收集的功能是获取测试核的测试响应。将测试源数据与测试收集数据进行比较即可判断检测结果。B.测试访问机制，测试访问机制的功能是传输测试的数据，包括将测试激励从测试源传送至测试核，同时将测试核的测试响应从测试壳中传送至测试收集；C.测试壳，测试壳是测试核与核周边电路的一个接口，主要起到被测核与测试访问机制和其他电路的切换作用，通过测试壳，测试的访问机制以及其他部分才能访问嵌入式SRAM测试核的内部。基于上述基本原理结构，本实用新型提供一种基于IEEE 1500的SoC中嵌入式 SRAM存储器的测试结构，包括BIST测试控制器和嵌入式SRAM封装的基于IEEE 1500标准的测试壳。测试壳接收BIST测试控制器送来的控制信号、指令信号、测试地址数据、测试激励数据，并将测试响应数据输出到BIST测试控制器；测试壳feapper围绕着被测嵌入式 SRAM，测试壳中的各组成单元符合IEEE 1500标准功能描述。所述测试壳feapper围绕着被测嵌入式SRAM，解决了嵌入式SoC的测试访问、测试控制和观察机制等测试问题。测试壳主要包括有5个部分边界寄存器WBR、旁路寄存器 WBY、指令寄存器WIR、串行访问接口 WSI和WS0、控制接口 WIP。其中WBR提供测试数据从Wrapper接口端进入嵌入式SRAM内部I/O端口的访问路径， WBR用来响应WIR的相关指令。WBR的操作包括移位、捕获以及更新等功能，可以实现嵌入式SRAM的隔离，测试核输入的可控性与输出的可观性。根据WBR要完成的操作，WBR由下述数据端口组成功能输入端口 FI，功能输出端口 F0，测试输入端口 Tl，测试输出端口 TO。所述BIST测试控制器主要含有完成控制逻辑、测试数据生成、测试响应分析功能模块。控制逻辑用来启动和停止测试，并对Wrapper的接口 WIP进行控制和管理，测试数据生成包括地址、读写以及测试激励数据并输入到测试壳Wrapper，测试响应分析对测试的响应进行收集，对结果进行分析并判断SRAM是否存在故障；测试控制器包括算法状态机模块、指令数据模块、读写信号模块、地址数据模块、输入缓存模块、输出缓存模块、控制信号模块、结果比较模块；算法状态机模块与指令数据模块、读写信号模块、地址数据模块、控制信号模块、结果比较模块相连，并控制其工作状态，读写信号模块与输出缓存模块相连，控制输出缓存模块的读写状态，指令数据模块与输出缓存模块相连，通过输出缓存模块向测试壳输出测试指令，地址数据模块与输出缓存模块相连，地址数据模块产生的测试地址数据通过输出缓存模块输出到测试壳，数据背景模块与输出缓存模块相连，数据背景模块产生的测试激励数据和指令信号通过输出缓存模块输出到测试壳，输出缓存模块的数据输出端WSO与测试壳的数据输入端WSI相连，控制信号模块与测试壳相连，输出控制信号，输入缓存模块的数据输入端WSI与测试壳的数据输出端WSO相连，接收测试响应信号，输入缓存模块与结果比较模块相连，将接收到的测试响应数据输出到结果比较器，数据背景模块与结果比较模块相连，将生成的测试激励数据输出到结果比较模块，结果比较模块将测试激励数据与测试响应数据进行比较，并输出比较结果。本实用新型的基于IEEE 1500的SoC中嵌入式SRAM存储器测试结构的工作过程是A.进行工作模式选择，根据状态模式选择信号选择工作模式，其值为00，则嵌入式SRAM工作于正常模式；其值为01，则嵌入式SRAM工作于旁路模式；其值为11，则嵌入式 SRAM工作于测试模式；B.开始信号为1时，开始进行SRAM的故障检测；C. BIST测试控制器根据测试算法，生成测试激励数据，并将测试激励数据通过测试壳Wrapper送入SRAM中。D.测试控制器通过测试壳Wrapper取得从SRAM返回的测试响应数据；E.测试控制器将测试激励数据和测试响应数据进行比较，得出比较结果；F.比较结果如果是测试激励数据与测试响应数据不相同，则报错，并结束测试；如果相等，则根据测试算法重复C、D、E步骤，直到测试完成。设计嵌入式SRAM测试结构所用到的机器设备包括计算机、示波器、逻辑分析仪、 FPGA开发板等，为现有技术。以嵌入式SRAM为测试对象，对测试结构进行功能验证，验证结果如表1所示。验证结果表明，基于IEEE 1500的嵌入式SRAM测试结构能够准确的检测出存储器存在的故障， 采用SRAM规范化的测试结构可以实现存储器的测试复用，提高SoC集成与测试的效率。表1 基于IEEE 1500的嵌入式SRAM存储器验证内容及结果
权利要求1.一种基于IEEE 1500的嵌入式SRAM存储器测试结构，包括BIST测试控制器，其特征是还包括嵌入式SRAM封装的基于IEEE 1500标准的测试壳feapper ；所述测试壳接收 BIST测试控制器送来的控制信号、指令信号、测试地址数据、测试激励数据，并将测试响应数据输出到BIST测试控制器，测试壳Wrapper围绕着被测嵌入式SRAM，测试壳中的各组成单元符合IEEE 1500标准功能描述。
2.根据权利要求1所述的一种基于IEEE1500的嵌入式SRAM存储器测试结构，其特征是所述测试壳Wrapper包括边界寄存器WBR、旁路寄存器WBY、指令寄存器WIR、控制接口 WIP、数据输入端口 WSI、数据输出端口 WSO等；边界寄存器WBR上的各分为两组，一组WBR_ in的并行输出端分别与SRAM的数据输入端、地址数据输入端、读写使能信号输入端相连， 另一组WBR_out的并行输入端与SARM的数据输出端相连，边界寄存器WBR的时钟信号输入端、移位使能信号端、并行使能信号端与指令寄存器WR相连，控制接口 WIP的控制信号输出端与指令寄存器^WR相连；旁路寄存器WBY被连接在WSI和WSO之间，提供一个旁路的路径以使测试数据快速通过测试壳，可以有效的缩短扫描的路径。
3.根据权利要求1所述的一种基于IEEE1500的嵌入式SRAM存储器测试结构，其特征是所述BIST测试控制器包括算法状态机模块、指令数据模块、读写信号模块、地址数据模块、输入缓存模块、输出缓存模块、控制信号模块、结果比较模块；算法状态机模块与指令数据模块、读写信号模块、地址数据模块、控制信号模块、结果比较模块相连，并控制其工作状态，读写信号模块与输出缓存模块相连，控制输出缓存模块的读写状态，指令数据模块与输出缓存模块相连，通过输出缓存模块向测试壳输出测试指令，地址数据模块与输出缓存模块相连，地址数据模块产生的测试地址数据通过输出缓存模块输出到测试壳，数据背景模块与输出缓存模块相连，数据背景模块产生的测试激励数据和指令信号通过输出缓存模块输出到测试壳，输出缓存模块的数据输出端WSO与测试壳的数据输入端WSI相连，控制信号模块与测试壳相连，输出控制信号，输入缓存模块的数据输入端WSI与测试壳的数据输出端WSO相连，接收测试响应信号，输入缓存模块与结果比较模块相连，将接收到的测试响应数据输出到结果比较器，数据背景模块与结果比较模块相连，将生成的测试激励数据输出到结果比较模块，结果比较模块将测试激励数据与测试响应数据进行比较，并输出比较结果。
4.根据权利要求1所述的一种基于IEEE1500的嵌入式SRAM存储器测试结构，其特征是包括有时钟信号、状态模式控制信号、对测试壳控制信号、测试结果信号输出端信号。
5.根据权利要求4所述的一种基于IEEE1500的嵌入式SRAM存储器测试结构，其特征是所述状态模式控制信号输入端可输入正常模式、测试模式和旁路模式三种测试模式信号。
专利摘要本实用新型公开了一种基于IEEE1500的嵌入式SRAM存储器测试结构，该测试结构由嵌入式SRAM的测试壳封装与SRAM测试控制器两部分构成，测试封装壳解决了嵌入式SRAM的测试访问、测试隔离和测试的控制问题，SRAM测试控制器根据测试算法生成测试激励数据、控制封装壳Wrapper、进行响应分析、输出测试结果。应用该测试结构及测试方法，能够检测出嵌入式SRAM存储器存在的故障，有利于嵌入式SRAM存储器的测试复用，可以有效的提高SoC的集成效率。
文档编号G11C29/12GK202120623SQ20112024883
公开日2012年1月18日 申请日期2011年7月15日 优先权日2011年7月15日
发明者谈恩民, 马江波 申请人:桂林电子科技大学