专利名称：用于闪速存储器的多页编程方案的制作方法
技术领域：
本发明总体上涉及半导体装置，并且具体地涉及将多个比特的数据编程到单个闪速存储器单元。
背景技术：
闪速存储器是常用的一种非易失性存储器，其被广泛用作诸如数字照相机或便携数字音乐播放器之类的消费电子产品的大容量存储器。当前可获得的闪速存储器芯片的密度可以在大小上高达几个G字节(GB)，这适合于在通用USB闪速驱动器中使用，因为一个闪速存储器芯片的尺寸很小。闪速存储器的另一种出现的应用是固态驱动器，用于替换在膝上型和台式计算机中使用的传统硬盘驱动器。图1是在本领域中已知的典型的闪速存储器装置的一般框图。闪速存储器装置10包括输入/输出接口电路、控制电路、存储器电路和存储阵列。闪速存储器装置10的输入/输出接口电路包括就绪/忙碌信号缓冲器12、控制信号缓冲器14和全局数据缓冲器16。就绪/忙碌信号缓冲器12是输出缓冲器，其经由相应的引脚或端口来驱动就绪/忙碌信号R/B#。在本示例中，控制信号缓冲器14是输入缓冲器，该输入缓冲器从相应的引脚或端口接收闪速存储器控制信号CE#、CLE、ALE、WE#、REi^PWP#。下文中，以“#”结尾的信号名称应当被理解为低态有效电平信号，其中，低态有效信号对应于例如“O”逻辑电平或VSS电压电平。相反，高态有效逻辑电平信号对应于例如“I”逻辑电平或VDD或VCC电压电平。下面是前述的控制信号的简短说明。.命令锁存启用(CLE) =CLE输入信号用于控制操作模式命令向内部命令寄存器内的加载。该命令在CLE为高时在WE#信号的上升沿从I/O端口被锁存到命令寄存器中。.地址锁存启用(ALE) =ALE信号用于控制向内部地址寄存器内加载地址信息。地址信息在ALE为高时在WE#信号的上升沿从I/O端口被锁存到地址寄存器中。.芯片启用(CE#):在装置处于就绪状态期间，当CE#变高时，装置进入低功率待机模式。当装置处于忙碌状态(R/B#=L)时，诸如在编程或擦除或读取操作期间，CE#信号被忽略，并且即使CE#输入变高，装置也不进入待机模式。.写入启用(WE#):WE#信号用于控制从I/O端口获取数据。 读取启用(RE#):RE信号控制串行数据输出。在RE#的下降沿后可获得数据。也在这个下降沿上递增内部列地址计数器(地址=地址+1)。.I/O端口(1/00至7):1/00至7引脚被用作用于向和从装置传送地址、命令和输入/输出数据的端口。.写入保护(WP#):WP#信号用于保护装置以防意外编程或擦除。当WP#低时复位内部调压器(高压发生器)。这个信号通常用于当输入信号无效时在通电/断电序列期间保护数据。.就绪/忙碌(R/B#):R/B#是开漏引脚，并且输出信号用于指示装置的操作条件。R/B#信号在编程、擦除和读取操作期间在忙碌状态中(R/B#=L)，并且在操作结束后返回到就绪状态(R/B#=H)。在图1的本示例中的全局数据缓冲器16是双向缓冲器，其在相应的输入/输出(I/o)引脚或端口上接收写入数据，并且提供读取数据。闪速存储器装置10被示出具有8个这样的端口 1/00至1/07，但是可以在替代的数据宽度配置中具有大于或小于8个的端口。这些I/O端口也用于接收地址和命令信息。闪速存储器装置10的控制电路包括控制器18、命令寄存器20、地址寄存器22和状态寄存器24。控制器18控制在闪速存储器装置10中的其他电路的各种功能，其中，这样的功能包括读取、编程和编程验证。虽然未示出，但是控制器18可以包括命令解码器，用于响应于所接收到的命令来执行功能。寄存器存储由闪速存储器装置10接收或要提供到包括例如存储器控制器的外部主机系统的各种类型的信息。所述寄存器不意欲是穷举的，并且可以包括其他寄存器，诸如数据寄存器。由控制器控制的主要电路是存储器电路，该存储器电路包括行和列预解码器26和28、行和列解码器30和32、感测放大器和页缓冲块34、以及高压发生器36。闪速存储器装置10的存储阵列38由连接到位线的NAND单元串构成，其中，NAND单元串的每一个存储器单元连接到字线。后面在图3中示出了 NAND单元串的另外的细节。在编程操作中控制行预解码器26、行解码器30和高压发生器36，以将所选择的字线驱动到高压，该高压对于将所连接的存储器单元的阈值电压从默认擦除阈值电压偏移到期望的电压电平是有效的。可以注意到，通过将存储器单元的阈值电压偏移到默认值，可以在存储阵列38中使用高压以擦除存储器单元。高压和高压施加时间的不同组合可以用于为闪速存储器单元设置特定阈值电压。用于编程特定阈值电压的组合可以被称为编程配置(profile)。页缓冲器34存储要被编程到连接到所选择的字线的单元的数据页。通常，根据位线被偏置或被设置到的逻辑电平，连接到该位线的存储器单元经由所选择的字线被禁止编程或被启用编程。在页缓冲器中存储的数据位用于偏置位线。图2是用于单比特闪速存储器单元的阈值电压分布图，该单比特闪速存储器单元存储两个可能电平或状态之一:状态O或状态I。其也被称为单电平单元(SLC)存储器。在图2中，状态O是存储阵列38的所有闪速存储器单元的默认擦除状态，其在这个示例中是负阈值电压。相反，状态I对应于正阈值电压。因此，当被擦除时，闪速存储器单元针对所存储的数据的单个比特存储“I”逻辑状态。然后，如果要在所选择的单元中存储的数据对应于“0”，则执行编程以将擦除阈值电压偏移到状态I的正电压，这如上所述是通过使用特定的编程配置来驱动所选择的连接到单元的字线而进行的。图3是示出图1的存储阵列38的一部分的电路示意图，并且具体地说示出了连接到两个位线BLl和BLj的NAND单元串。每一个NAND单元串具有串联耦合地布置并且彼此电耦合的闪速存储器单元50。因此，字线WLO至WLi耦合到存储器单元串中的各闪速存储器单元50的栅极。补位数字“i”和“j”是整数值，用于分别指定最后的字线和位线。耦合到信号SSL (串选择线)的串选择装置52选择性地将存储器单元串连接到位线(BLl或BLj )，而耦合到信号GSL (接地选择线)的接地选择装置54选择性地将存储器单元串连接到源极线，诸如VSS。串选择装置52和接地选择装置54是η沟道晶体管。连接到相同的字线的在图3中所示的两个NAND单元串、SSL和GSL是一个存储器块56的一部分。因此，多个存储器块可以与图1所示的存储器块并行地连接到相同的位线BLl至BLj。
如果闪速存储器单元50存储单个比特的数据，则连接到同一字线的所有单元50存储一个数据页。在图3中，例如，连接到WLO的单元被统称为物理页0，而连接到WLj的单元被统称为物理页i，其中，每个物理页存储一个数据页。页缓冲器58耦合到各个位线BLl至BLj，用于存储要被编程到闪速存储器单元的一个页内的一个数据页。页缓冲器58还包括感测电路，用于感测从闪速存储器单元的一个页读取的数据。在编程操作期间，数据寄存器执行编程验证操作，以保证数据已经被正确地编程到耦合到所选择的字线的闪速存储器单元内。因此，每行单元存储一个数据页。为了实现改善的密度，每一个闪速存储器单元可以存储至少两个比特的数据，并且一般被称为多比特单元(MBC)。在每一个单元存储至少两个比特的数据的情况下，存储阵列的存储密度相对于具有仅存储一个比特的数据的单元的同一存储阵列至少被加倍。图4是两比特闪速存储器单元的阈值电压分布图。其也被称为每单元多电平(MLC)存储器。图4示出四个可能状态，状态O、状态1、状态2和状态3，它们可以被两比特闪速存储器单元存储。如图4中通过示例示出，每一个状态对应于两个比特的数据的组合。状态O可以表示二进制值“ 11”，状态I可以表示二进制值“ 10 ”，状态2可以表示二进制值“00”，以及状态3可以表示二进制值“01”。在图4中所示的二进制值是示例组合，并且，用于每一个状态的二进制值组合的分配可以与当前在图4中所示的那些不同。因此，连接到同一字线的一行闪速存储器单元现在可以存储两个数据页，而不是对于单比特闪速存储器单元的单个数据页。现在描述与被称为物理页的连接到公共字线的单元相关联的、被称为逻辑页的这两个数据页的逻辑组织。图5是示出在多行两比特闪速存储器单元中存储的下数据页和上数据页的存储的图示。在图5中，闪速存储器单元70和72是第一 NAND单元串的一部分，闪速存储器单元74和76是第二 NAND单元串的一部分，闪速存储器单元78和80是最后NAND单元串的一部分，最后NAND单元串用于表示在存储器块中的最后的NAND单元串。根据块的配置，在第二NAND单元串和最后NAND单元串之间可以有多个中间NAND单元串。闪速存储器单元的每一个具有在图4中所示的四个可能逻辑状态之一，其具有对应的两比特二进制值分配。在图5的示例中，单元70存储状态3，单元72存储状态I，单元74存储状态I，单元76存储状态3，单元78存储状态2，并且单元80存储状态O。在每一个单元中示出二进制值，其中，上比特对应于在图4的对应的状态中的最左边的比特，并且下比特对应于最右边的比特。连接到字线WLO的闪速存储器单元72、76和80对应于以下物理页:闪速存储器单元72、76和80的下比特对应于逻辑页0，而上比特对应于逻辑页I。类似地，连接到字线WLi的闪速存储器单元70、74和78对应于另一个物理页:下比特对应于逻辑页k-Ι，而上比特对应于最后的逻辑页k。因此，可以看出每一个物理页如何存储两个数据页。通过扩展，如果每一个闪速存储器单元可以存储3比特的数据，则每一个单元可以存储23=8个状态，这意味着每一个物理页可以存储多达8个数据页。如果可以编程所有的不同状态并在读取操作期间进行感测，则在存储密度上的增大而不需要增大物理的存储阵列大小提供了用于大容量存储应用的显著优点。不幸的是，用于对每一个物理页编程两个数据页(每单元两个比特)所需的时间相对于对每一个物理页编程单个数据页所需的时间显著增加。如果使用每一个单元存储三个或更多的比特，则编程时间进一步增加。虽然偶尔地将几个小数据文件复制到每个单元能够存储多个比特的USB驱动器所需的时间可能看起来对于用户来说没有不方便，但是大量的小数据文件的频繁写入将显著地需要更长的时间。较小的数据文件的频繁写入在固态硬盘驱动器中是常见的，这可能对它被用在的计算机系统施加性能限制。诸如音乐和视频文件的较大的数据文件向每个单元能够存储多个比特的闪速存储器的存储将需要很显著的持续时间来编程。因为闪速存储器广泛地用在诸如Sod和闪速高速缓存的计算应用中，所以期望更高性能的闪速存储器。应当注意，可以使用较高的I/o带宽、较高的读取和写入吞吐量以及较高的操作灵活性中的一个或多个来获得高性能操作。而且，用于计算应用的闪速存储系统需要较高的存储器容量，同时不使得性能变差。因此期望减少用于编程存储两个或多个比特的数据的单元所需的时间，由此改善它被用在的系统的整体性能。
发明内容
根据第一方面，提供了一种用于NAND闪速存储器装置的多页编程方法。所述方法包括:在所述NAND闪速存储器装置中存储M个数据页，其中，M是大于I的整数值；以及，在所述NAND闪速存储器装置中启动多页编程操作，以在所述NAND闪速存储器装置的存储器单元中存储多达2M个状态。根据本方面的一个实施例，所述方法还可以包括:检查所述多页编程操作的完成状态，并且当所述完成状态对应于完成的多页编程操作时判断所述多页编程操作是否成功。根据本方面的下面一个实施例，存储可以包括:迭代地将所述M个数据页的每一个加载到所述NAND闪速存储器装置的相应的M个页缓冲器中，其中，加载所述M个数据页的每一个可以包括在所述NAND闪速存储器装置处接收后面跟随输入数据的数据加载命令。在本实施例中，所述输入数据包括数据和地址信息。而且，在本实施例中，所述数据加载命令是第一数据加载命令，并且在接收到与所述第一数据加载命令相对应的所述输入数据后接收第二数据加载命令。在这个实施例中，在接收到与所述第一数据加载命令相对应的所述输入数据后，并且在接收到所述第二数据加载命令前，接收数据结束命令。可替代地，在接收到与所述M个数据页的最后页相对应的输入数据后，接收用于所述M个数据页的最后页的数据结束命令，其中，所述数据结束命令包括多页编程命令。在另一个实施例中，所述多页编程操作包括:执行2m_1次编程迭代以编程多达2M-1个状态，并且所述2M个状态之一是擦除状态。每一次编程迭代包括:响应于所述M个数据页的与每个位线相对应的比特的组合而将所述位线的每一个偏置以启用或禁止编程。而且，每一次编程迭代包括:在偏置所述位线以启用或禁止编程时，使用对于每一次编程迭代特定的编程配置来驱动所选择的字线。在第二方面，提供了一种闪速存储器装置。所述闪速存储器装置包括存储阵列、位线访问电路和行电路。所述存储阵列具有连接到字线并且耦合到位线的闪速存储器单元。所述位线访问电路存储M个数据页，并且响应于来自所述M个数据页的与每一个位线相对应的比特的组合将所述位线偏置以对于2M_1次编程迭代的每一次启用或禁止编程，其中，M是至少为2的整数。所述行电路在所述位线被偏置以启用或禁止编程时使用用于所述2M_1次编程迭代的每一次的编程配置来驱动所选择的字线。根据第二方面的实施例，所述位线访问电路包括:M个数据缓冲器，其中每一个数据缓冲器用于存储所述M个数据页之一；以及位线偏置电路，用于响应于在M个数据缓冲器中存储的所述M个数据页的与每一个位线相对应的比特的组合来偏置所述位线的每一个以启用或禁止编程。在这个实施例中，所述M个数据缓冲器的每一个数据缓冲器包括数据存储电路，用于存储数据页的一个比特，并且所述M个数据缓冲器的每一个比特位置包括数据验证解码器和反转电路。所述数据验证解码器接收在所述M个数据缓冲器中存储的所述M个数据页的与每一个位线相对应的比特。所述反转电路响应于所述数据解码器的所选择的输出来反转所述比特。在第三方面，提供了 一种闪速存储器装置。所述闪速存储器装置包括存储阵列、位线访问电路和行电路。所述存储阵列具有连接到字线并且耦合到位线的闪速存储器单元，其中，每一个闪速存储器单元能够被编程来具有与擦除状态、第一状态、第二状态和第三状态之一相对应的阈值电压。所述位线访问电路偏置所述位线来以预定顺序编程所述第一状态、所述第二状态和所述第三状态。所述位线访问电路响应于来自两个数据页的比特的特定组合而偏置所述位线以对于所述第一状态、所述第二状态和所述第三状态的每一个启用或禁止编程。所述行电路在偏置所述位线以分别编程所述第一状态、所述第二状态和所述第三状态时使用与所述第一状态、所述第二状态和所述第三状态相对应的编程配置来驱动所选择的字线。在第四方面，提供了一种用于对闪速存储器装置进行编程的方法。所述方法包括:向所述闪速存储器装置的页缓冲器内加载至少两个数据页；偏置所述闪速存储器装置的位线；以及，驱动所述闪速存储器装置的字线。响应于所述至少两个数据页的数据位的逻辑状态，将所述闪速存储器单元的所述位线偏置到对禁止编程和启用编程之一有效的电压电平，其中所述编程用于对耦合到所述位线的闪速存储器单元编程不同的阈值电压。将所述字线驱动一个时间段，以用于并行地对连接到所述字线的所述闪速存储器单元编程不同的阈值电压。在第五方面，提供了一种用于并行地对多个闪速存储器单元编程不同状态的方法。所述方法包括:针对所述闪速存储器单元的每一个接收M比特的数据，其中，M是至少为2的整数值；响应于所述M比特的数据来确定要在所述多个闪速存储器单元的每一个中存储的2M个可能状态的一个状态；使用预定电压电平来偏置连接到所述多个闪速存储器单元的位线，其中，每一个预定电压电平对应于所述2M个可能状态的每一个；以及，驱动所选择的字线以并行地在所述多个闪速存储器单元中编程多达2M个不同状态。在第六方面，提供了一种位线调制器电路，用于将多个数据页多态编程到闪速存储器单元的物理页。所述位线调制器电路包括编程数据解码器和位线偏置电路。所述编程数据解码器接收M比特的数据，并且响应于所述M比特的数据的逻辑组合来提供解码后的选择信号，其中，M是至少为2的整数，并且所述M比特的数据的每一个与所述数据页之一相关联。所述位线偏置电路响应于所述解码后的选择信号将位线偏置到2M个电压电平之一。在第七方面，提供了一种闪速存储器装置。所述闪速存储器装置包括存储阵列、M个页缓冲器、位线调制器和行电路。所述存储阵列具有连接到字线并且耦合到位线的闪速存储器单元。所述M个页缓冲器存储M个数据页，其中，M是至少为2的整数。所述位线调制器耦合到所述位线的每一个并且耦合到所述M个页缓冲器。所述位线调制器的每一个响应于来自所述M个数据页的每一个的数据位的组合向对应的位线施加2M个电压电平之一。所述行电路使用编程配置来驱动所选择的字线，以将所述M个数据页编程到一行闪速存储器单元。
在结合附图阅读下面的本发明的特定实施例的说明后，本发明的其他方面和特征对于本领域内的普通技术人员将变得清楚。
现在参考附图仅通过示例描述本发明的实施例，在附图中:图1是NAND闪速存储器装置的功能框图；图2是用于单比特闪速存储器单元的阈值电压分布图；图3是示出NAND闪速存储阵列的NAND单元串的电路示意图；图4是用于两比特闪速存储器单元的阈值电压分布图；图5是示出在两比特闪速存储器单元中存储的下数据页和上数据页的存储的图示；图6A和6B是示出用于在NAND闪速存储器中使用两个编程操作来编程每单元两个比特的数据的序列的图示；图7示出用于在NAND闪速存储器中使用两个编程操作来编程每单元两个比特的数据的替代序列；图8是根据本实施例的多页可编程NAND闪速存储器的框图；图9是根据本实施例的用于操作闪速存储器装置以用于多页编程操作的方法的流程图；图10是根据本实施例的、用于操作闪速存储器装置以用于两页多页编程操作的方法的流程图；图11是示出根据本实施例的闪速存储器装置的示例两页多页编程操作的序列图；图12A是示出根据本实施例的、用于闪速存储器装置的示例命令和数据输入序列的序列图；图12B是示出根据本实施例的、用于闪速存储器装置的替代示例命令和数据输入序列的序列图；图13是根据本实施例的、用于在单个编程操作周期中对MLC闪速存储器单元编程所有逻辑状态的方法的流程图；图14A是示出根据本实施例的、用于对连接到4个不同位线的闪速存储器单元编程逻辑状态的多页编程操作的序列图；图14B是示出在图14A中被编程的4个闪速存储器单元的阈值电压的阈值电压分布图；图15A是示出根据本实施例的、用于对连接到4个不同位线的闪速单元编程逻辑状态的替代多页编程操作的序列图；图15B是示出在图15A中被编程的4个闪速单元的阈值电压的阈值电压分布图；图16是根据本实施例的、在图8中所示的位线访问电路的框图；图17是示出根据本实施例的、图16的数据解码器的细节的示意图；图18A是示出根据本实施例的、闪速存储器装置的两页并行多页编程操作的序列图18B是示出在图18A中被编程的闪速存储器单元的示例阈值电压的阈值电压分布图；图19A是示出根据本实施例的、闪速存储器装置的替代的两页并行多页编程操作的序列图；图19B是示出在图19A中被编程的闪速存储器单元的示例阈值电压的阈值电压分布图；图20A是示出根据本实施例的、闪速存储器装置的替代的两页并行多页编程操作的序列图；图20B是示出在图20A中被编程的闪速存储器单元的示例阈值电压的阈值电压分布图；图21是示出用于闪速存储器单元的编程禁止方法的流程图；图22A是NAND单元串的截面图；图22B是示出图21的编程禁止方法的示例的序列图；图23是示出根据本实施例的、用于并行多态编程的位线的示例电压偏置的电路示意图；图24是根据本实施例的、用于并行多态编程的位线访问电路的框图；图25是示出根据本实施例的、在图24中所示的位线调制器的功能块的示意图；图26是根据本实施例的、在图25中所示的编程数据解码器的电路示意实施例；图27是在图25中所示的位线偏置电路的电路示意实施例；图28是用于图18A的多态编程实施例的控制电路的电路示意实施例；以及图29是根据本实施例的、用于概述用于并行多态编程的方法的流程图。
具体实施例方式本发明总体上涉及用于在闪速存储器中在单个编程周期中将数据的多个逻辑页编程到单元的一个物理页的方法。具体地说，描述了用于在单个编程操作周期中将多个比特的数据编程到闪速存储器单元的电路和方法。在存储器装置上的页缓冲器或其他存储部件中存储要被编程到闪速存储阵列的一个物理页的多个数据页。在不同的时间间隔使用预定的编程配置来驱动连接到要编程的单元的所选择的字线，其中，每个预定编程配置被配置来用于将擦除阈值电压偏移到与特定的逻辑状态相对应的特定阈值电压。响应于属于与相应的位线相关联的每一个数据页的比特的特定逻辑状态的组合，位线在时间间隔的每一个期间被偏置到特定状态。在NAND闪速存储器中实现优选实施例，然而，本发明可以被应用于其他类型的闪速存储器，诸如NOR闪速存储器。在实施例的讨论之前，现在描述当前的MLC编程方案。通常的MLC闪速存储器架构是每单元2比特的闪速存储器。因此，描述当前的每单元2比特的编程方案。在每单元2比特的方案中，NAND单元串内的每个字线被解码为作为第一页(下页)和第二页(上页)的两个逻辑页。参考图5，逻辑页O可以是下页，而逻辑页I可以是上页。在这个示例中，首先编程下页，然后编程上页。在图6A和6B中示例性地示出了这个序列。图6A是示出与要在2比特闪速存储器单元中存储的数据的第一比特(I或O)相对应的逻辑状态的阈值电压分布图。在编程之前，擦除存储块的所有单元。图6A示出擦除状态是状态O，其在本示例中为负阈值电压。在第一编程操作周期中，根据要存储的比特的逻辑状态，对应的比特被编程为状态1，或者它保持在状态O。图6B是示出用于将也被称为上页的比特的数据的第二比特(I或O)编程到在图6A中编程的单元的可能序列的另一个阈值电压分布图。在随后的编程周期中，编程与上页相对应的该第二比特。该第二比特的逻辑状态确定是否和如何编程状态2和状态3。如果例如状态O和状态I具有图4所示的二进制分配，并且要编程的第二比特(最左边的比特)是逻辑I，则不需要编程状态2或状态3，因为状态O和状态I两者具有被分配到逻辑I的上比特。另一方面，如果要编程的第二比特是逻辑O，则需要编程状态2或状态3。在编程本示例的状态2或状态3时，保留原始编程的下比特的逻辑状态。因此，如图6B中所示，将与状态O相对应的阈值电压偏移到与状态3相对应的阈值电压，或者将与状态I相对应的阈值电压偏移到与状态2相对应的阈值电压。因此，所示的逻辑状态状态O至状态3编码了上比特和下比特的不同逻辑组合。图6A和6B示出用于编程每单元两个比特的数据的双周期编程方案。图7示出阈值电压分布图，该图用于示出替代的双周期编程方案，以示出阈值电压可以根据用于每一个逻辑状态的比特分配被偏移到不同的电平。在两个所示的示例中，需要两个独立的编程周期来编程每单元两个比特。每一个编程周期包含:接收具有地址信息和数据页的命令，并且使得存储器装置编程第一数据页，随后进行编程验证操作，以保证已经正确地编程了数据位。应当注意，在被配置来用于每个物理页两比特数据存储的传统MLCNAND闪速存储器中，用于下页和上页的总的页编程时间不同。通常，因为下面的原因，用于下页的页编程时间比用于上页的页编程时间快大约30%。下页编程周期仅需要从状态O向状态I的单元编程，但是上页编程周期进一步包括下页数据的读取操作，以确定需要状态2或状态3编程的哪个。而且，用于状态2和状态3的编程配置比状态I的编程更精细并且需要更多的时间。因此，在MLC存储器中将多个页编程到一个物理页需要比在SLC存储器中将相同数量的多个页编程到它们自己的物理页长得多的时间量。本领域内的技术人员已知，使闪速存储器单元承受较长的编程时间可以使得单元的栅极氧化物变差，由此降低它们的可靠性。该问题由于工艺技术的不断缩小而变得更为复杂。对于较小的部件尺寸和较薄的栅极氧化物，由于较长的编程时间而导致的编程吞吐量变差成为严重的问题。另外，编程压力变为显著的问题，该显著的问题影响装置可靠性，并且缩短装置使用期限。为了克服当前多页编程方案的缺点，描述用于在单个编程操作周期中将多个比特的数据编程到闪速存储器单元的电路和方法。在存储器装置上的页缓冲器或其他存储部件中存储要被编程到闪速存储阵列的一个物理页内的多个数据页。在不同的时间间隔使用预定的编程配置驱动连接到要编程的单元的所选择的字线，其中，每个预定编程配置被配置来用于将擦除阈值电压偏移到与特定的逻辑状态相对应的特定阈值电压。位线被偏置到以下电压电平，该电压电平对于连接到在每一个时间间隔期间被驱动的所选择的字线的存储器单元的编程的启用或禁止有效。要施加到位线的特定电压电平取决于属于与相应位线相关联的各数据页的比特的特定逻辑状态的组合。实施例可以被应用到每单元m个比特的MLC存储器，其中，m可以是任何整数。注意，对于每单元m个比特的MLC存储器的引用表示单元的每一个物理页可以存储m个逻辑页。图8是根据本实施例的闪速存储器装置的框图。图8限于示出用于现在所描述的多页编程实施例的电路块。本领域内的技术人员应当明白，省略的电路块可以包括之前在图1中示出的那些。图8的存储器装置存储多个数据页，并且在单个编程周期中将所述页编程到所选择的物理页。存储器装置100包括存储阵列102、行电路104、高压发生器106、控制电路108和位线访问电路110。存储阵列102包括耦合到位线和字线的、使用NAND单元串配置或NOR配置排列的闪速存储器单元。存储阵列102具有位线BL[1]至BL[j]，其中，BL[j]是在存储阵列中的最后位线，并且j是整数。存储阵列100可以被组织为存储体(bank)或子阵列。行电路104包括地址解码电路，诸如用于选择字线的存储体、块和行地址解码器和用于在读取、编程和擦除操作期间向字线施加各个电压的驱动器。高压发生器106向行电路提供比外部提供的电源电压更大的一个或多个正和/或负电压。这些高压可以被提供到存储器装置100的其他电路。控制电路108负责执行闪速存储器装置100的各种算法，并且使用适当的定时来确立(assert)控制信号以控制闪速存储器装置100的电路。具体地说，根据本实施例，控制电路108包括被配置来协调行电路104和位线访问电路110的控制以用于多页编程的逻辑。根据本实施例，位线访问电路110将各个位线偏置以在不同的时间以预定顺序并且与使用特定编程配置驱动的字线相结合地编程连接到各个位线的存储器单元的所有可能状态。各个位线被偏置以响应于来自在存储器装置100中存储的数据页的对应的比特位置的比特的特定组合来在特定时间启用或禁止编程。这些数据页被存储在位线访问电路110中。位线访问电路110包括页缓冲器112和至少一个多页编程缓冲器114。页缓冲器112可以是具有诸如感测放大器、列解码电路和编程验证逻辑电路之类的电路的任何公知的页缓冲器。替代地，数据寄存器可以用于存储要编程的数据页。页缓冲器112用于存储要编程的第一数据页。位线访问电路110包括多页编程逻辑电路，用于保证连接到各位线的存储器单元已经被编程为与特定逻辑状态相对应的最终阈值电压。在本示例中，存储器装置100被配置来用于每单元两个比特的数据存储器，因此存在一个多页编程缓冲器114，用于存储要编程的第二数据页。可以在替代实施例中包括另外的多页编程缓冲器114，在该替代实施例中超过2个的数据页要被存储在存储器装置100的物理页中。缓冲器114还包括列解码逻辑电路，用于接收开始列地址，在该地址，要存储第二数据页的第一比特。页缓冲器112和114两者具有相同的大小，其中，页缓冲器112存储第一数据页的数据位DATA1_[1]至DATAl_[j]，其各自对应于相应的位线BL[1]至BL[j]，其中，j是用于表示页缓冲器112的最后比特位置的整数。页缓冲器114存储第二数据页的数据位DATA2_[1]至DATA2_[j]，其各自对应于相应的位线BL[1]至BL[j]。下面是根据本实施例的、用于控制被配置来用于多页编程的闪速存储器装置的方法的说明。图9是用于操作被配置来用于前述的多页编程操作的闪速存储器装置的方法的流程图，该多页编程操作可以被主机系统执行，该主机系统包括但是不限于存储器控制器或具有存储器控制器功能的计算机系统。可以根据当前所述的方法控制的示例闪速存储器装置可以具有在图8中所示的配置。图9的方法在300开始，其中，经由被闪速存储器装置所识别的适当的命令将多达m个数据页迭代地加载到闪速存储器装置的页缓冲器内。例如参考图8的电路实施例，将第一数据页存储在页缓冲器112中，并且将第二页缓冲器存储在页缓冲器114中。在步骤302，在要编程到一个物理页的所有数据页已经被加载到闪速存储器装置内之后，在闪速存储器装置中启动多页编程操作。可以经由被闪速存储器装置所识别的命令来进行多页编程操作的启动。现在，闪速存储器装置执行内部操作以将逻辑页编程到单个物理页。下面更详细地描述本实施例的存储器装置的内部多页编程操作。主机系统通过状态请求命令在步骤304轮询闪速存储器装置，以检查闪速存储器装置的编程状态。响应于状态请求命令，闪速存储器装置从其数据输出端口输出状态位，该状态位指示编程操作是否完成。在步骤306，主机系统根据所返回的状态信号来判断闪速存储器装置的编程是否完成。如果编程完成，则方法进入步骤308，否则，主机系统之后重新发送其状态请求，并且该方法返回至步骤304。在步骤308进行闪速存储器装置的多页编程操作的成功或失败的判断，其可以由主机系统通过另一个请求来进行。响应于该请求，闪速存储器装置可以输出用于指示成功或失败的多页编程的另一个信号。如果编程成功，则该方法进入步骤310，并且主机系统可以使用闪速存储器装置启动另一个操作，诸如另一个多页编程操作。另一方面，如果多页编程失败，则该方法进入步骤312。此时，可以将数据重新编程到不同的行地址或不同的闪速存储器，或者主机系统仅简单提供出现错误并且数据未被写入到闪速存储器装置的通知。应当注意，由闪速存储器装置提供的状态信号被写入闪速存储器装置的寄存器，该状态信号可以响应于特定命令而被输出。图9的方法是用于控制存储器装置以将数据的m个逻辑页编程到存储器装置的单个物理页的一般方法。许多当前可获得的闪速存储器装置可以将数据的2个逻辑页存储到存储器装置的单个物理页。图10示出根据本实施例的、用于操作闪速存储器装置以用于双页编程操作的方法。现在参考图11描述在图10中所示的方法，图11示出本实施例的存储器装置的操作的一般序列图。图11示出存储器装置输入输出端口 I/O、存储器装置的所选择的字线WL和位线BL[l:j]的信号轨迹。图10的方法在步骤350开始，其中，第一数据页被提供到存储器装置，并且被存储在存储器装置的第一页缓冲器中。如图11所示，在360处，在I/O端口接收数据页I。短期之后，在步骤352向存储器装置提供第二数据页，其被存储在存储器装置的第二页缓冲器中。如图11中所示，在362处，在I/O端口接收数据页2。从这一点开始，步骤302至312与对于图9所示和所述的那些相同。经由图11的多页编程开始命令364，在步骤302处启动多页编程。一旦在存储器装置内启动多页编程，则在3个不同的时间段处驱动所选择的字线WL，其中每一个时间段具有预定的编程配置。应当注意，仅编程每一个单元4个可能的状态中的3个，因为状态之一是默认的擦除状态。在图11中，在366、368和370处，通过被驱动到高逻辑电平的字线WL来示出该3个时间段。应当注意，在存储器装置中，可以在每一个时间段期间将字线WL驱动到不同的电压电平直到指定的时间量。在一个实施例中，可以在每个时间段后执行编程验证操作，以验证刚刚被编程到单元的阈值电压。图11示出在分别用于编程状态1、2和3的时间段366、368和370期间偏置位线。在本示例实施例中，在时间段366的结尾，特定存储器单元具有与状态I (STl)相对应的最终阈值电压，在时间段368的结尾，特定存储器单元具有与状态2 (ST2)相对应的最终阈值电压，并且在时间段370的结尾，特定存储器单元具有与状态3 (ST3)相对应的最终阈值电压。在时间段370已经过去后，执行步骤304至312，并且编程周期在图11中的372结束，存储器装置经由其状态寄存器向存储器控制器报告多页编程操作是否成功。图12A是示出根据本实施例的用于闪速存储器装置的示例命令和数据输入序列的序列图。新的图1lA示出存储器装置输入/输出端口 I/O和由存储器装置提供的就绪/忙碌信号R/B#的信号轨迹。针对双页的多页编程操作示出了本示例命令和数据输入序列。可以以被存储器装置理解的任何格式来提供在图12A中所示的命令，以具有与前述相同的功能。从新的图1lA的左侧开始，要接收的第一命令是数据加载命令380，其后是输入数据，该输入数据包括地址信息382和写入数据384。地址信息382可以包括存储体、行和列地址信息，并且写入数据384是要被编程到存储器装置的数据页。接收到数据结束命令386以指示输入数据的结束。直到这个时间点，R/B#信号在高逻辑电平，以指示存储器装置处于就绪状态，并且可用于接收在I/O端口上出现的信息。在接收到数据结束命令386后，存储器装置可以在很短的时间段中处于忙碌状态，其中，R/B#降低到低逻辑电平。在R/B#升高到高逻辑电平后，存储器控制器可以通过发送另一个数据加载命令388来恢复多页编程操作。随后是包括地址信息390和写入数据392的第二组输入数据。地址信息可以包括与在地址信息382中相同的列地址，但是具有不同的行地址，以将写入数据指定为第二逻辑页。最后的数据结束和多页编程命令394被接收以指示写入数据392的结束，并且启动存储器装置的内部多页编程操作。命令394可以被提供为独立的数据结束命令和独立的多页编程命令。其后，R/B#降低到低逻辑电平直到用于将逻辑页编程到存储器装置的物理页所需的时间段过去为止。图12B示出图12A的命令和数据输入序列的变形。在这个实施例中，存储器装置可以在命令386和388之间没有短的忙碌时间段，并且不要求数据结束命令386的接收。因此，第二数据加载命令388也可以用作用于写入数据384的数据结束命令。图12A和图12B是用于控制能够进行多页编程的存储器装置的示例命令和数据输入序列，然而，可以使用导致存储器装置的页缓冲器的加载并且随后进行内部多页编程的任何命令和数据输入序列。如上所述，连接到所有位线的存储器单元在一个编程周期中被编程到它们各自的逻辑状态，由此避免在启动用于将两个数据页编程到同一物理页的随后的编程周期之前读出在前一个编程周期中先前编程的数据页的需要。下面是用于将所有可能的逻辑状态编程到存储器装置的存储器单元的不同技术的讨论。图13是概述根据本实施例的、用于将多个数据页编程到存储器的一个物理页的方法的流程图。假定，要在多页编程操作中编程的所有页已经被加载到存储器装置的页缓冲器内。而且，假定所有的存储器单元当前处于擦除状态，并且可以例如具有负阈值电压。这个擦除状态被称为ST0，如图14B中所示。要以增大对应的阈值电压的顺序来编程不同的状态。在本例中，编程第一编程状态STl,随后编程第二编程状态ST2,然后编程第二编程状态ST3。参考示例的每单元2比特的情况来描述图13的多页编程方法。参考图14A和图14B，图14A是示出用于所选择的字线WL以及四个位线BL1、BL2、BL3和BL4的信号轨迹的时序图，并且图14B示出连接到所选择的字线和位线BL1、BL2、BL3和BL4中的每个位线的单元的阈值电压的编程。在该情况下，连接到BL1、BL2、BL3和BL4的存储器单元分别要存储与ST2、ST1、ST3和ST2相对应的阈值电压。该方法在步骤400开始，其中，针对所有的位线确定用于要编程的第一状态STl(其中，η = I)的位线偏置。更具体地，位线被偏置到足以用于启用存储器单元的编程的诸如低逻辑电平(VSS)的第一电压或足以禁止存储器单元的编程的诸如高逻辑电平(VDD)的第二电压。在图14Α中的A前的时间，所选择的字线WL被保持在VSS的无效电平。进入步骤402，位线被偏置以用于启用或禁止第一编程状态(STl)n = I的编程。因为状态ST2和ST3具有比与状态STl相对应的阈值电压大的最终阈值电压，所以位线BL1、BL3和BL4与BL2 一起被偏置到VSS。随后在步骤404，将所选择的字线驱动以编程连接到被偏置到低逻辑电平的位线的任何闪速存储器单元。在图14A中，在时间^将所选择的字线WL驱动到代表性的高逻辑电平。这个代表性高逻辑电平用于示出对于编程与η= I编程状态相对应的阈值电压有效的编程配置的应用。在实际使用中，可以将字线驱动到高电压电平，或者根据已知的字线编程控制方案步进。用于状态η = I的编程将在由用于状态η = I的特定编程配置所确定的时间结束，此时，在步骤406复位所选择的字线。在图14Α中，在时间t2，将WL复位到VSS。由&和t2界定的时间段是编程周期的第一迭代。虽然在图13中未示出，但是在时间t2后执行编程验证操作以验证在存储器单元中存储的STl的阈值电压。为了本示例的目的，假定使用适当的阈值电压成功地对所有的存储器单元进行编程。理想地，连接到BL2的闪速存储器单元具有与STl相对应的最终阈值电压，如图14B中所示。然而，连接到BL1、BL3和BL4的存储器单元现在应当具有与STl相对应的中间阈值电压，如在图14B中的虚线的阈值电压分布曲线所示，因为这些不是连接到这些位线的单元的最终阈值电压。返回图13，在步骤408判断编程状态是否是要编程的最后状态。如果是，则该方法在步骤410处结束。否则，存在要编程的更多的状态，并且该方法进入步骤412，其中，η被递增(η = 2)以指示要在随后的迭代中编程的下一个状态。然后，该方法返回到步骤400，其中，确定用于步骤ST2的位线偏置。因为连接到BL2的存储器单元应该具有STl的最终状态，所以编程验证电路禁止BL2接收VSS电压，该VSS电压用于在当前的编程周期中对于所有随后的编程迭代启用编程。在第二迭代中重复步骤402、404和406，以编程与ST2相对应的第二编程状态η =
2。在图14Α的示例中，该第二迭代在时间&和&之间发生，其中，偏置BL1、BL3和BL4以用于编程。如图14Β中所示，连接到BLl和BL4的闪速存储器单元具有与ST2相对应的最后阈值电压，而连接到BL3的存储器单元现在具有与ST2相对应的中间阈值电压。在步骤406中复位字线后，禁止BLl和BL4在任何随后的编程迭代中接收任何另外的VSS电压，因为连接到这两个位线的存储器单元应该具有ST2的最后状态。因为还要编程与ST3相对应的编程状态，所以在第三迭代中重复步骤400、402、404和406的第三迭代，以编程与ST3相对应的第三编程状态η = 3。在图14Α的示例中，该第三迭代发生在时间t5和t6之间，其中，BL3被偏置到VSS，以用于编程。如图14B中所示，连接到BL3的闪速存储器单元具有与ST3相对应的最终阈值电压。因为编程状态η =3是要编程的最后状态，所以编程周期将在步骤410结束。因此，在上述的多页编程方法 中，具有比被编程的当前阈值电压大的最终阈值电压的任何存储器单元同时将其阈值电压增大。因此，基于制造工艺、装置几何形状和每一个状态的期望的阈值电压，用于特定编程迭代的每一个字线编程配置被设计以具有用于将存储器单元的阈值电压改变为期望的阈值电压的累积效应。在例如图14A的实施例中，在用于BLl的时间t3和时间t4之间的编程迭代将存储器单元的阈值电压从中间状态STl偏移到与最终状态ST2相对应的阈值电压。根据替代实施例，各字线编程配置可以被设计来将擦除阈值电压直接地偏移或改变为与最终状态相对应的阈值电压。在图15A和图15B中示出了这个实施例。假定相同的状态被编程到与BL1、BL2、BL3和BL3连接的存储器，就像在图14A和图14B中所示的示例中那样。在图15A和图15B的本实施例中，位线仅在一个编程迭代的持续时间中被偏置到用于启用编程的电压电平，其中，使用特定的编程配置来驱动字线。如图15A中所示，刚好在时间t3驱动字线之前将BLl驱动到低逻辑电平VSS，然后刚好在时间t4撤消(deassert)字线后将BLl驱动回高逻辑电平VDD。如图15B中所示，连接到位线BLl的存储器单元的擦除阈值电压被直接地偏移到与状态ST2相对应的阈值电压。在图15A中示出用于位线BL2、BL3和BL4的类似的偏置序列以分别用于编程状态ST1、ST2和ST3。因此，存在三个特定字线编程配置，每一个对于将擦除阈值电压偏移到与ST1、ST2和ST3相对应的阈值电压的每一个有效，并且，位线被偏置以启用针对那个特定状态的编程，同时被偏置来用于禁止针对所有其他状态的编程。图8的控制电路108经由高压发生器106和行电路104来提供用于图14A和图15A的多页编程实施例的各个编程配置的所选择的字线的定时和电压电平控制。在两个实施例中，通过控制电路108并且响应于在页缓冲器中存储的数据页来控制用于偏置位线的定时。可以响应于在图8的页缓冲器112和114中存储的比特的逻辑状态来进行用于在图14A和图15A所示的多页编程方案中编程数据或禁止数据的编程的位线中的每一个的偏置。例如，在与位线相对应的页缓冲器112和114中存储的一对比特的特定逻辑状态指示位线要被偏置到对于启用所选择的存储器单元的编程有效的电压电平。例如参考图4，状态
1、状态2和状态3各自具有一对比特，其中，该对比特的至少一个是逻辑O。因此，在本示例中，可以检测与一个位线相对应的一对比特的至少一个逻辑O比特的存在，以用于将位线偏置到对于启用编程有效的电压电平。否则，如果两对比特是逻辑1，则将位线偏置到对于禁止连接到该位线的所选择的存储器单元的编程有效的电压电平。注意，图4的状态O具有在逻辑I的两个比特。因为状态O是默认擦除状态，所以将具有与其相关联的二进制值“11”的任何位线偏置以用于禁止编程。因此，分配至图4的状态O、状态1、状态2和状态3的示例二进制值可以有益地用于在图14A中所示的多页编程方案中控制位线。更具体地，如果已经在特定编程迭代后验证了用于特定位线的最终的期望编程状态，则在每次编程迭代后将该位线偏置到高逻辑电平，以用于在随后的编程迭代中禁止进一步的编程。另一方面，如果该特定编程迭代导致中间状态的成功编程，则该位线应当在随后的编程迭代中保持被偏置以用于进一步的编程。可以通过将与各位线相对应的比特对的逻辑状态切换为不同值来实现这一点。在一个示例中，可以将比特对的逻辑状态切换为二进制值“ 11 ”或包括至少一个逻辑O的二进制值，二进制值“ 11”指示已经编程了最终状态，包括至少一个逻辑O的二进制值指示已经编程了中间状态。可以实现数据状态过渡规则以保证数据从原始数据状态向一个或多个中间状态过渡，并且最后过渡到最终状态。
使用在图4中所示的示例二进制值分配和用于启用编程的在比特对中的至少一个逻辑O的存在，可以开发下面的示例数据过渡规则:(I) “10”至“11”(2) “00” 至 “10”(3) “01” 至 “00”下面的表格I示出了用于在图14A中所示的位线BL1、BL2和BL3的这些数据过渡规则的示例应用。在表格I中，将3个编程迭代示出为“PGM1”、“PGM2”和“PGM3”。每个编程迭代以与相应的位线相对应的在数据缓冲器中存储的初始二进制值“初始”开始，该初始二进制值在成功的编程验证后被切换到新的二进制值“新”。表格I
权利要求
1.一种用于NAND闪速存储器装置的多页编程方法，所述方法包括: 在所述NAND闪速存储器装置中存储M个数据页，其中，M是大于I的整数值；以及 在所述NAND闪速存储器装置中启动多页编程操作，以在所述NAND闪速存储器装置的存储器单元中存储多达2M个状态。
2.根据权利要求1所述的方法，还包括:检查所述多页编程操作的完成状态。
3.根据权利要求2所述的方法，还包括:当所述完成状态对应于完成的多页编程操作时，判断所述多页编程操作是否成功。
4.根据权利要求1所述的方法，其中，存储包括:迭代地将所述M个数据页中的每一个加载到所述NAND闪速存储器装置的相应的M个页缓冲器中。
5.根据权利要求4所述的方法，其中，加载所述M个数据页中的每一个包括在所述NAND闪速存储器装置处接收后面跟随输入数据的数据加载命令。
6.根据权利要求5所述的方法，其中，所述输入数据包括所述数据和地址信息。
7.根据权利要求5所述的方法，其中，所述数据加载命令是第一数据加载命令，并且在接收到与所述第一数据加载命令相对应的所述输入数据后接收第二数据加载命令。
8.根据权利要求7所述的方法，其中，在接收到与所述第一数据加载命令相对应的所述输入数据后，并且在接收到所述第二数据加载命令前，接收数据结束命令。
9.根据权利要求7所述的方法，其中，在接收到与所述M个数据页的最后页相对应的输入数据后，接收用于所述M个数据页的最后页的数据结束命令。
10.根据权利要求9所述的方法，其中，所述数据结束命令包括多页编程命令。
11.根据权利要求1所述的方法，其中，所述多页编程操作包括:执行2M-1次编程迭代以编程多达2M-1个状态，并且所述2m个状态之一是擦除状态。
12.根据权利要求11所述的方法，其中，每一次编程迭代包括:响应于所述M个数据页的与每一个位线相对应的比特的组合而将所述位线的每一个偏置以启用或禁止编程。
13.根据权利要求12所述的方法，其中，每一次编程迭代包括:在偏置所述位线以启用或禁止编程时，使用对于每一次编程迭代特定的编程配置来驱动所选择的字线。
14.一种闪速存储器装置，包括: 存储阵列，其具有连接到字线并且耦合到位线的闪速存储器单元； 位线访问电路，用于存储M个数据页，并且响应于来自所述M个数据页的与每一个位线相对应的比特的组合将所述 位线偏置，以对于2M-1次编程迭代的每一次启用或禁止编程，其中，M是至少为2的整数；以及 行电路，用于在偏置所述位线以启用或禁止编程时，使用用于所述2M-1次编程迭代的每一次的编程配置来驱动所选择的字线。
15.根据权利要求14所述的闪速存储器装置，其中，所述位线访问电路包括M个数据缓冲器，其中每一个数据缓冲器用于存储所述M个数据页之一。
16.根据权利要求15所述的闪速存储器装置，其中，所述位线访问电路包括位线偏置电路，该位线偏置电路用于响应于在所述M个数据缓冲器中存储的所述M个数据页的与每一个位线相对应的比特的组合来偏置所述位线的每一个以启用或禁止编程。
17.根据权利要求16所述的闪速存储器装置，其中，所述M个数据缓冲器的每一个数据缓冲器包括数据存储电路，用于存储数据页的一个比特。
18.根据权利要求17所述的闪速存储器装置，其中，所述M个数据缓冲器的每一个比特位置包括: 数据验证解码器，用于接收在所述M个数据缓冲器中存储的所述M个数据页的与每一个位线相对应的比特，以及 反转电路，用于响应于所述数据解码器的所选择的输出来反转所述比特。
19.一种闪速存储器装置，包括: 存储阵列，其具有连接到字线并且耦合到位线的闪速存储器单元，其中，每一个闪速存储器单元能够被编程来具有与擦除状态、第一状态、第二状态和第三状态之一相对应的阈值电压； 位线访问电路，用于偏置所述位线来以预定顺序编程所述第一状态、所述第二状态和所述第三状态，所述位线访问电路响应于来自两个数据页的比特的特定组合而偏置所述位线以对于所述第一状态、所述第二状态和所述第三状态中的每一个启用或禁止编程；以及行电路，用于在偏置所述位线以分别编程所述第一状态、所述第二状态和所述第三状态时，使用与所述第一状态、所述第二状态和所述第三状态相对应的编程配置来驱动所选择的字线。
20.一种用于对闪速存储器装置进行编程的方法，包括: 向所述闪速存储器装置的页缓冲器中加载至少两个数据页； 响应于所述至少两个数据页的数据位的逻辑状态，将所述闪速存储器装置的位线偏置到对禁止编程和启用编程之一有效的电压电平，其中所述编程用于对耦合到所述位线的闪速存储器单元编程不同的阈值电压；以及 将所述闪速存储器装置的字线驱动一个时间段，以用于并行地对连接到所述字线的所述闪速存储器单元编程所述不同的阈值电压。
21.一种用于并行地对多个闪`速存储器单元编程不同状态的方法，包括: 接收针对所述闪速存储器单元的每一个的M比特的数据，其中，M是至少为2的整数值； 响应于所述M比特的数据来确定要在所述多个闪速存储器单元的每一个中存储的2m个可能状态中的一个状态； 使用预定电压电平来偏置连接到所述多个闪速存储器单元的位线，其中，每一个预定电压电平对应于所述2"个可能状态的每一个；以及 驱动所选择的字线以并行地在所述多个闪速存储器单元中编程多达2M个不同状态。
22.一种位线调制器电路，用于将多个数据页多态编程到闪速存储器单元的物理页，所述位线调制器电路包括: 编程数据解码器，用于接收M比特的数据，并且用于响应于所述M比特的数据的逻辑组合来提供解码后的选择信号，其中，M是至少为2的整数，并且所述M比特的数据的每一个与所述数据页之一相关联；以及 位线偏置电路，用于响应于所述解码后的选择信号将位线偏置到2M个电压电平之一。
23.一种闪速存储器装置，包括: 存储阵列，其具有连接到字线并且耦合到位线的闪速存储器单元； M个页缓冲器，用于存储M个数据页，其中，M是至少为2的整数；位线调制器，其耦合到所述位线的每一个并且耦合到所述M个页缓冲器，所述位线调制器的每一个响应于来自所述M个数据页的每一个的数据位的组合向对应的位线施加2M个电压电平之一；以及 行电路，用于使用编程 配置来驱动所选择的字线，以将所述M个数据页编程到一行闪速存储器单元。
全文摘要
一种电路和方法，用于在单个编程操作周期中将多个比特的数据编程到闪速存储器单元。要编程到闪速存储阵列的一个物理页内的多个数据页被存储在存储器装置上的页缓冲器或其他存储部件中。在不同的时间间隔使用预定编程配置来驱动连接到要编程的单元的所选择的字线，其中，每一个预定编程配置被配置来用于将擦除阈值电压偏移到与特定的逻辑状态相对应的特定阈值电压。多页位线控制器响应于与那个相应的位线相关联的属于每个数据页的比特的特定逻辑状态的组合而在时间间隔的每一个期间偏置每个位线以启用或禁止编程。
文档编号G11C16/24GK103155044SQ201180035507
公开日2013年6月12日 申请日期2011年7月20日 优先权日2010年7月21日
发明者金镇祺 申请人:莫塞德技术公司