半导体存储装置制造方法
【专利摘要】由串联在第一电源和第二电源之间的第一P型MOS晶体管(MP1)和第二P型MOS晶体管(MP2)构成每一列上的存储单元电源电路(20)，存储单元电源输出第一P型MOS晶体管(MP1)和第二P型MOS晶体管(MP2)的接点电压。基于列选择信号和写入控制信号生成的控制信号输入第一P型MOS晶体管(MP1)的栅极端子，输入第一P型MOS晶体管(MP1)的栅极端子的信号的反相信号输入第二P型MOS晶体管(MP2)的栅极端子。
【专利说明】半导体存储装置
【技术领域】
[0001]本发明涉及一种对静态随机存储器(SRAM)等半导体存储装置中的存储单元的电源电压进行控制的控制技术。
【背景技术】
[0002]近年来，伴随着半导体制造工艺的细微化，构成半导体存储装置的晶体管的特性偏差在不断增加。而且，半导体存储装置的电源电压的低电压化也在不断深入。
[0003]根据某一现有技术，为减少存储单元的漏电流，对每一行都降低存储单元的电源电压。具体而言，将非选择行上的存储单元的高电源电压控制为比VDD电平低的电压值(参照专利文献I)。
[0004]根据又一其他现有技术，为了既确保充分大的静态噪音容限又增大存储单元的写入容限(margain)，针对每一列都降低存储单元的电源电压。也就是说，将写入数据所选择的列上的存储单元的高电源电压控制为比VDD电平还低的电压值(参照专利文献2、3)。
[0005]根据另一其他现有技术，将写入数据时所选择的列上的存储单元的低电源电压控制为比VSS电平高的电压值(参照专利文献4)。
[0006]专利文献I 二日本公开特许公报2006-73165号公报
[0007]专利文献2 二日本公开特许公报2006— 85786号公报
[0008]专利文献3 二日本公开特许公报2007—12214号公报
[0009]专利文献4 二日本公开特许公报2007-234126号公报
【发明内容】
[0010]一发明要解决的技术问题一
[0011]在专利文献2所公开的技术中，因为不存在在进行写入操作时存储单元电源降低后将电荷供向存储单元电源的部件，所以存储单元电源电压会由于漏电流而逐渐下降。因此，在进行写入操作时，存储单元电源比存储单元的保留电压(retention voltage)还低，存储并保存在与存储单元电源连接的写入对象以外的存储单元的数据遭受破坏，这是问题所在。
[0012]在专利文献3所公开的技术中，利用串联在电源和接地线之间的两个P型MOS晶体管的分压生成比电源电压低的电压。但是，进行写入操作时，因为两P型MOS晶体管都处于接通状态，所以在存储单元电源的生成部分，贯通电流从电源朝着接地线流动。因此功耗增大。
[0013]因此，本发明的目的在于提供以下半导体存储装置。在进行写入操作时不让存储单元电源下降来改善存储单元的写入特性之际，抑制在存储单元电源的生成部的消耗电流，并且不会导致存储单元电源比存储单元的保留电压低，因此而不会破坏存储单元的数据。
[0014]-用于解决技术问题的技术方案-[0015]鉴于上述各点，本发明中的第一半导体存储装置包括多条字线、多条位线、设置在所述字线和所述位线的交点处的多个存储单元以及将同一存储单元电源供向与同一位线相连接的多个存储单元的多个存储单元电源电路。所述存储单元电源电路由串联在第一电源和第二电源之间的第一 P型MOS晶体管、第二 P型MOS晶体管和第一 N型MOS晶体管构成，所述存储单元电源输出所述第一 P型MOS晶体管和所述第二 P型MOS晶体管的接点电压，基于列选择信号和写入控制信号生成的控制信号输入所述第一 P型MOS晶体管的栅极端子，被输入所述第一 P型MOS晶体管的栅极端子的信号的反相信号输入所述第二 P型MOS晶体管的栅极端子，所述第二 P型MOS晶体管的阈值电压的绝对值被设定为比所述存储单元的负载晶体管和驱动晶体管的阈值电压的绝对值都高。
[0016]本发明中的第二半导体存储装置包括多条字线、多条位线、设置在所述字线和所述位线的交点处的多个存储单元以及将同一存储单元电源供向与同一位线相连接的多个存储单元的多个存储单元电源电路。所述存储单元电源电路由串联在第一电源和第二电源之间的第一 P型MOS晶体管、第二 P型MOS晶体管和第一 N型MOS晶体管构成，所述存储单元电源输出所述第一 P型MOS晶体管和所述第二 P型MOS晶体管的接点电压，基于列选择信号和写入控制信号生成的控制信号输入所述第一 P型MOS晶体管的栅极端子和所述第一N型MOS晶体管的栅极端子，所述第二 P型MOS晶体管的栅极端子上连接有所述第一 N型MOS晶体管的漏极端子。
[0017]本发明中的第三半导体存储装置包括多条字线、多条位线、设置在所述字线和所述位线的交点处的多个存储单元以及将同一存储单元电源供向与同一位线相连接的多个存储单元的多个存储单元电源电路。所述存储单元电源电路由串联在第一电源和第二电源之间的第一 P型MOS晶体管、第二 P型MOS晶体管和第一 N型MOS晶体管构成，所述存储单元电源输出所述第一 P型MOS晶体管和所述第二 P型MOS晶体管的接点电压，不管列选择信号如何，基于写入控制信号生成的控制信号被输入所述第一 P型MOS晶体管的栅极端子，基于所述列选择信号和所述写入控制信号生成的控制信号输入所述第二 P型MOS晶体管的栅极端子。
[0018]本发明中的第四半导体存储装置包括多条字线、多条位线、设置在所述字线和所述位线的交点处的多个存储单元以及将同一存储单元电源供向与同一位线相连接的多个存储单元的多个存储单元电源电路。所述存储单元电源电路具有在进行写入操作时将所述存储单元电源的电压控制为比第一电源低的功能，进一步具有:由连接在所述第一电源和所述存储单元电源之间的MOS晶体管构成、在所述存储单元电源的电压被控制为比所述第一电源低的期间内对所述存储单元电源的漏电流进行补偿的漏电流补偿电路。
[0019]本发明中的第五半导体存储装置包括多条字线、多条位线、设置在所述字线和所述位线的交点处的多个存储单元以及将同一存储单元电源供向与同一位线相连接的多个存储单元的多个存储单元电源电路。所述存储单元电源电路具有在进行写入操作时将所述存储单元电源的电压控制为比第一电源低的功能，为了将所述存储单元电源从输入所述半导体存储装置的时钟信号的初级输入控制为与所述第一电源相等的电位所需要的逻辑级数比为了将字线从输入所述半导体存储装置的时钟信号的初级输入控制为非激活状态所需要的逻辑级数少。
[0020]-发明的效果-[0021]如上所述，根据本发明的半导体存储装置，能够以低功耗实现对进行写入操作时的存储单元的写入特性的改善。而且，因为与现有技术相比，存储单元电源不会比存储单元的保留电压低，所以不会导致存储单元的数据破坏，而能够可靠地存储并保存存储单元的数据。
【专利附图】
【附图说明】
[0022]图1是示出本发明第一实施方式中的半导体存储装置的构成的电路图。
[0023]图2是示出图1中的位线预充电电路的详细构成之例的电路图。
[0024]图3是示出图1中的漏电流补偿电路的详细构成之例的电路图。
[0025]图4是用以说明图1中的半导体存储装置进行操作的时序图。
[0026]图5是示出图1中的半导体存储装置的写入控制信号的生成方法之一例的电路图。
[0027]图6是用以说明图1中的半导体存储装置所进行的其它操作的时序图。
[0028]图7是用以说明图1中的半导体存储装置所进行的其它操作的时序图。
[0029]图8是图1所示的半导体存储装置中的字线和生成存储单元电源的控制电路的具体构成之一例的电路图。
[0030]图9是示出本发明第二实施方式中的半导体存储装置的构成的电路图。
[0031]图10是示出本发明第三实施方式中的半导体存储装置的构成的电路图。
【具体实施方式】
[0032]以下参照附图对本发明的实施方式做详细的说明。在以下各实施方式中，用同一符号表不与其它实施方式具有相同功能的构成要素，说明省略。
[0033](第一实施方式)
[0034]图1是本发明第一实施方式所涉及的半导体存储装置的结构图。图1所示的半导体存储装置包括:为具有两个存储节点N1-2而由存取晶体管A1-2、驱动晶体管D1-D2以及负载晶体管L1-2构成的存储单元10、位线预充电电路15、由P型MOS晶体管MP1-2构成的存储单元电源电路20、漏电流补偿电路25、电源电压检测电路30、反相器电路INVl以及“与非”电路NANDI。WLO-x表示字线，BL0-1及/BL0-1表示位线，PCG表示预充电控制信号，VDDM0-1表示存储单元电源，AD0-1表示列地址信号，WEN表示写入控制信号，VDD表示电源(第一电源)。X是I以上的整数，图1中示出存在多个与多条字线WLO-x连接的存储单元10的情形。
[0035]各条字线WLO-x分别与构成各存储单元10的存取晶体管Al、A2的栅极端子相连接。各条位线BL0-1、/BL0-1分别与构成各存储单元10的存取晶体管Al、A2的漏极端子相连接。在与同一位线上BLO、/BLO (或BLl、/BLl)相连接的各存储单元10的负载晶体管L1、L2的源极端子上连接有同一存储单元电源VDDMO (或VDDM1)。
[0036]在存储单元10中，由负载晶体管LI和驱动晶体管Dl构成反相器，还由负载晶体管L2和驱动晶体管D2构成反相器，将各反相器的输出入端子连接起来构成触发器。由该触发器进行数据的存储与保存。而且，存取晶体管A1、A2的栅极端子与字线WLO-x相连接，其漏极端子分别与位线BL0-1、/BL0-1相连接。存取晶体管Al、A2的源极端子分别与所述反相器的输出入端子相连接。
[0037]存储单元电源电路20由串联在电源VDD和接地电源之间的P型MOS晶体管MP1、MP2构成，存储单元电源VDDM0-1输出P型MOS晶体管MP1、MP2的接点电压。在构成存储单元电源电路20的P型MOS晶体管MP2的栅极端子上连接有以列地址信号ADO (或ADl)、写入控制信号WEN和电源电压检测电路30的输出为输入的“与非”电路NANDl的输出信号线。P型MOS晶体管MPl的栅极端子上连接有以“与非”电路NANDl的输出信号为输入的反相器电路INVl的输出信号线。
[0038]图2是示出图1所示位线预充电电路15的详细构成之例的电路图。位线预充电电路15由分别由栅极端子接收预充电控制信号PCG的三个P型MOS晶体管MP3、MP4、MP5构成，插在电源VDD和各条位线BL、/BL之间、与两位线BL、/BL之间。
[0039]图3是示出图1所示漏电流补偿电路25的详细构成之例的电路图。图3中，MP6表示P型MOS晶体管，丽I表示N型MOS晶体管。P型MOS晶体管MP6的源极端子和栅极端子上连接有电源VDD，漏极端子与存储单元电源VDDM相连接。N型MOS晶体管丽I的源极端子上连接有电源VDD，栅极端子上连接有接地电源，漏极端子与存储单元电源VDDM相连接。图3所示的P型MOS晶体管MP6和N型MOS晶体管丽I都处于截止状态。
[0040]此外，为简化说明，图1中省略了根据列地址信号和写入控制信号将写入数据传输给与是写入对象的存储单元10相连接的位线的写入电路、和从存储单元10中将数据读出的读出电路。假定在将写入数据传输给位线BL0、/BL0的情况下，用基于列地址信号ADO和写入控制信号WEN生成的信号对写入电路进行控制；在将写入数据传输给位线BL1、/BL1的情况下，用基于列地址信号ADl和写入控制信号WEN生成的信号对写入电路进行控制。
[0041]下面，对按照以上所述构成的本实施方式所涉及的半导体存储装置所进行的操作做说明。
[0042]使成为一种事先由位线预充电电路15预充电到H电平的位线BL、/BL中的一位线的电位从H电平变成L电平，使字线从L电平变成H电平的状态(激活状态)，即可实现对存储单元10的数据写入。从事先由位线预充电电路15预充电到H电平的位线BL、/BL的状态使字线成为激活状态，由此根据存储单元10中的触发器所存储并保存的状态使一位线从H电平变成L电平，即可实现从存储单元10的数据读出。在字线为L电平(非激活状态)的情况下，因存取晶体管Al、A2都截止，故只要持续提供存储单元电源VDDM0-1，存储在触发器的数据就会不受来自外部的影响，会继续存储并保存同一数据。
[0043]接下来，对数据写入操作做详细的说明。这里，以对与字线WLx和位线BLO、/BLO相连接的存储单元10(图1中左上的存储单元)进行写入时为例做说明。并假定已存储有存储单元10的存取晶体管Al的源极端子侧成为H电平(存取晶体管A2的源极端子侧为L电平)的数据，且电源电压检测电路30的输出为H电平。
[0044]首先，所有字线都是L电平(非激活状态)，所有位线都被预充电到H电平。
[0045]接下来,使与是写入对象的存储单元10相连接的位线BLO、/BLO中一位线从H电平变成L电平。例如，使BLO侧从H电平变成L电平。在该状态下，让字线WLx成为从L电平变成H电平的状态(激活状态)。
[0046]字线WLx成为H电平以后，存取晶体管Al (A2)就接通。因此，位线BLO (/BL0)的电位状态经由存取晶体管Al (A2)传递给存储单元10。[0047]因位线BLO的电位状态是L电平，故存储单元10的存取晶体管Al的源极端子侧的电位从H电平变到L电平。存取晶体管Al的源极端子是由负载晶体管L2和驱动晶体管D2构成的反相器的输入端子。因此，当存取晶体管Al的源极端子的电位超过该反相器的开关电压时，存储单元10的数据就会反相而完成数据的改写。
[0048]当存取晶体管Al的源极端子成为H电平时，就是一种负载晶体管LI接通、驱动晶体管Dl截止的状态。实际的存取晶体管Al的源极端子的电位由存取晶体管Al和负载晶体管LI的电流能力比决定。
[0049]设计存储单元10时保证做到“存取晶体管的电流能力> 负载晶体管的电流能力”。因此，如果位线BLO侧成为L电平，存取晶体管Al的源极端子就会从H电平变成L电平，超过了由负载晶体管L2和驱动晶体管D2构成的反相器的开关电压，故能够对存储单元10进行数据的改写。
[0050]但是，低电源电压被作为正常电压供给的半导体存储装置中，存取晶体管Al的电流能力下降，存取晶体管Al的源极端子侧难以变成L电平。因此，超过由负载晶体管L2和驱动晶体管D2构成的反相器的开关电压的现象就不会再发生了，也就不能够对存储单元10进行数据的改写了。
[0051]为解决上述问题，在对存储单元10进行数据的改写时，只要让负载晶体管的源极电位(存储单元电源)下降，让负载晶体管的电流能力比正常状态(电源VDD电平施加在负载晶体管的源极端子上的状态)低即可。
[0052]如果负载晶体管LI的源极电位(存储单元电源)下降，负载晶体管LI的能力就会下降。因此，在字线WLx为激活状态、位线BLO侧为L电平时，存取晶体管Al的源极端子易于从H电平变到L电平，易于超过由负载晶体管L2和驱动晶体管D2构成的反相器的开关电压，故能够对存储单元10进行数据的改写。
[0053]如上所述，在进行写入操作时，只要让负载晶体管的源极电位(存储单元电源)下降，就能够改善对存储单元10进行写入的写入特性。
[0054]生成存储单元电源VDDM0、VDDM1的存储单元电源电路20，用基于列地址信号ADO、ADl和写入控制信号WEN生成的信号进行控制。
[0055]在写入操作时以外的时间段，写入控制信号WEN是L电平(非激活状态)。因此，不管列地址信号ADO、ADl的状态如何，“与非”电路NANDl都会输出H电平，以“与非”电路NANDl的输出作输入的反相器电路INVl会输出L电平。结果是，因为构成存储单元电源电路20的P型MOS晶体管MPI接通，P型MOS晶体管MP2截止，所以所有存储单元电源VDDMO、VDDMl都输出电源VDD电平。
[0056]进行写入操作时，字线一成为激活状态，写入控制信号WEN就变成H电平(激活状态)。此时，列地址信号AD0、AD1都会变成H电平。若以对与字线WLx和位线BL0、/BL0相连接的存储单元10(图1中左上的存储单元)进行写入的情况为例，则列地址信号ADO为H电平，ADl为L电平。
[0057]因此，以列地址信号ADO为输入的“与非”电路NANDl输出L电平，下一级反相器电路INVl输出H电平。因为存储单元电源电路20的P型MOS晶体管MPl截止，P型MOS晶体管MP2接通，所以存储单元电源VDDMO的电位从电源VDD电平朝着P型MOS晶体管MP2的阈值电压的绝对值即|Vtp|降下去。当存储单元电源VDDMO的电位变成|Vtp|时，P型MOS晶体管MP2截止。因为P型MOS晶体管MPl截止，进一步P型MOS晶体管MP2也截止，所以在存储单元电源电路20中流动的电流就没有了。
[0058]相对于此，与不进行写入的位线BL1、/BH相连接的存储单元10的存储单元电源VDDMl,因列地址信号ADl为L电平而输出电源VDD电平。没有必要让与不进行写入的位线相连接的存储单元10的存储单元电源从电源VDD电平开始降低。即使让与不进行写入的位线相连接的存储单元10的存储单元电源从电源VDD电平开始降低也不会有问题，但是会在存储单元电源产生无用的充放电电流。因此，按照上述构成，应该用基于列地址信号生成的信号进行控制以将存储单元电源固定在电源VDD电平上。
[0059]如上所述，因为构成为:在进行写入操作时，是写入对象的存储单元10的存储单元电源从电源VDD电平下降，所以对存储单元10的写入特性会得到改善。而且，在生成存储单元电源的存储单元电源电路20中从电源VDD到接地电源不会产生贯通电流。
[0060]但是，在是上述构成的情况下，与进行写入的位线BL0、/BL0相连接的存储单元10的存储单元电源VDDMO的电位下降到P型MOS晶体管MP2的阈值电压的绝对值I Vtp |。因此，会出现与进行写入的位线BL0、/BL0相连接的不进行写入的存储单元(与字线WLx以外的非激活字线相连接的存储单元)的存储单元电源VDDMO比存储单元10的保留电压低，存储并保存在存储单元10内的数据被破坏的问题。
[0061]为解决上述问题，对构成存储单元电源电路20的P型MOS晶体管MP2的基板端子施加比存储单元电源高的电压。例如,可以施加电源VDD，或者施加电源VDD以上的电位。由于P型MOS晶体管MP2的基板偏压效果，阈值电压的绝对值比负载晶体管的阈值电压的绝对值IVtpI大。其结果是，不会出现存储单元电源比存储单元10的保留电压低的情况，存储单元10的数据就不会遭到破坏，这样的半导体存储装置能够实现。
[0062]作为解决上述问题的另一方法是，让构成存储单元电源电路20的P型MOS晶体管MP2的晶体管的栅极长度大于构成存储单元10的负载晶体管和驱动晶体管的栅极长度。保留电压由负载晶体管或驱动晶体管的阈值电压的绝对值决定。晶体管的阈值电压依赖于晶体管的栅极长度，沟道长度越小，阈值电压的绝对值越低。因此，如果使构成存储单元电源电路20的P型MOS晶体管MP2的晶体管的栅极长度大于构成存储单元10的负载晶体管或者驱动晶体管的栅极长度，构成存储单元电源电路20的P型MOS晶体管MP2的阈值电压的绝对值就会大于|Vtp|。因此，存储单元电源不会低于存储单元10的保留电压，存储单元10的数据就不会遭到破坏，从而能够实现这样的半导体存储装置。
[0063]解决上述问题的又一方法是，让注入构成存储单元电源电路20的P型MOS晶体管MP2的扩散区域的杂质浓度高于注入构成存储单元10的负载晶体管的扩散区域的杂质浓度。晶体管的阈值电压依赖于注入晶体管的扩散区域的杂质浓度，杂质浓度越高，阈值电压的绝对值越高。因此，如果让注入构成存储单元电源电路20的P型MOS晶体管MP2的扩散区域的杂质浓度高于注入构成存储单元10的负载晶体管的扩散区域的杂质浓度，构成存储单元电源电路20的P型MOS晶体管MP2的阈值电压的绝对值就会大于|Vtp I。因此，存储单元电源不会低于存储单元10的保留电压，存储单元10的数据就不会遭到破坏，从而能够实现这样的半导体存储装置。
[0064]〈漏电流补偿电路〉
[0065]这里对漏电流补偿电路25做说明。图1所示的半导体存储装置在进行写入操作时，与是写入对象的存储单元10连接在同一位线上(例如、位线BL0、/BL0)的存储单元10的存储单元电源VDDMO的电位从电源VDD电平开始朝着P型MOS晶体管MP2的阈值电压的绝对值|Vtp|逐渐下降。当存储单元电源VDDMO的电位变成|Vtp|时,构成存储单元电源电路的P型MOS晶体管MP2就截止。此时，因P型MOS晶体管MPl也截止，故存储单元电源VDDMO变成高阻抗状态，将电荷供向存储单元电源VDDMO的部件就没有了。
[0066]微小的漏电流流过存储单元10，漏电流也会流过构成存储单元电源电路20的P型MOS晶体管MP2本身。因此，存储单元电源VDDMO的电位会随着时间的推移而从I Vtp |逐渐下降。结果是，只要提供相当于这些漏电流的电流，就不会出现存储单元电源VDDMO的电平下降的情况。图3所示的漏电流补偿电路25是用以提供相当于该微小的漏电流的电流的电路之一例。
[0067]在存储单元10中，由负载晶体管LI和驱动晶体管Dl构成反相器，由负载晶体管L2和驱动晶体管D2构成反相器，将各反相器的输出入端子连接起来构成触发器。例如，当负载晶体管LI接通、驱动晶体管Dl截止时，成为负载晶体管L2截止、驱动晶体管D2接通的状态。结果是，流过存储单元10的漏电流是流过处于截止状态的负载晶体管L2的漏电流和流过处于截止状态的驱动晶体管Dl的漏电流的合计。
[0068]负载晶体管是P型MOS晶体管，驱动晶体管是N型MOS晶体管。于是，例如像图3所示的构成那样，将模仿存储单元10的处于截止状态的负载晶体管(P型MOS晶体管)和处于截止状态的驱动晶体管(N型MOS晶体管)而形成的电路与存储单元电源相连接。通过调节构成漏电流补偿电路25的MOS晶体管的沟道宽度、沟道长度或MOS晶体管的数量，便能够提供相当于在存储单元10中流动的漏电流的电流。
[0069]此时，理想情况是，注入构成漏电流补偿电路25的P型MOS晶体管MP6的扩散区域的杂质浓度与存储单元10的负载晶体管的杂质浓度相等，注入N型MOS晶体管MNl的扩散区域的杂质浓度与存储单元10的驱动晶体管的杂质浓度相等。漏电流会随着温度、电源电压变化而发生变化，如果杂质浓度相等，就能够实现针对该漏电流的变化追随性较好的漏电流补偿电路25。
[0070]同样，理想情况是，构成漏电流补偿电路25的P型MOS晶体管MP6的沟道长度与存储单元10的负载晶体管的栅极长度相等，MOS晶体管丽I的沟道长度与存储单元10的驱动晶体管的栅极长度相等。漏电流会随着温度、电源电压变化而发生变化，如果晶体管的栅极长度相等，就能够实现针对该漏电流的变化追随性较好的漏电流补偿电路25。
[0071]如上所述，如果让补偿漏电流的电路与存储单元电源相连接，存储单元电源就不会低于存储单元10的保留电压，存储单元10的数据就不会遭到破坏，这样的半导体存储装置能够实现。
[0072]在漏电流基本上由存储单元10的负载晶体管的漏电流决定的情况下，只要仅由P型MOS晶体管构成漏电流补偿电路25即可；在漏电流基本上由存储单元10的驱动晶体管的漏电流决定的情况下，只要仅由N型MOS晶体管构成漏电流补偿电路25即可。
[0073]在漏电流基本上由构成存储单元电源电路20的P型MOS晶体管MP2决定的情况下，只要由P型MOS晶体管构成漏电流补偿电路25即可。漏电流会随着温度、电源电压变化而发生变化，此时，如果为了让插在电源VDD和存储单元电源之间的P型MOS晶体管成为二极管而将其栅极与其源极相连接(将存储单元电源连接在栅极端子上)，就能够实现针对该漏电流的变化追随性较好的漏电流补偿电路25。而且，此时，如果由与P型MOS晶体管MP2与一样的晶体管宽度和晶体管长度构成，就能够实现针对该漏电流的变化追随性较好的漏电流补偿电路25。
[0074]以构成图3所示的漏电流补偿电路25的MOS晶体管由一个P型MOS晶体管和一个N型MOS晶体管构成的情况为例做了说明。但是，让上述P型MOS晶体管和上述N型MOS晶体管分别成为多个MOS晶体管并联的结构或者多个MOS晶体管串联的结构也是可以的。
[0075]以构成图3所示的漏电流补偿电路25的MOS晶体管以截止状态构成的情况为例如做了说明，但是以接通状态构成也可以。具体而言，是一种接地电源与P型MOS晶体管MP6的栅极端子相连接或者存储单元电源与P型MOS晶体管MP6的栅极端子相连接的结构，或者电源VDD、存储单元电源与N型MOS晶体管丽I的栅极端子相连接的结构。
[0076]结果是，漏电流补偿电路25只要能够将相当于存储单元10的漏电流的电流供向存储单元电源即可。因此，只要通过调节连接在VDD电源和存储单元电源之间的MOS晶体管的栅极长度、沟道宽度，或者增减连接在VDD电源和存储单元电源之间的MOS晶体管的数量，来调节供向存储单元电源的电流即可。只要构成漏电流补偿电路25中的MOS晶体管以保证最终将相当于存储单元10的漏电流的电流供向存储单元电源即可。
[0077]在一般的半导体存储装置中，与由多个存储单元10构成的存储单元阵列区域相邻着设置有用于将位线预充电到H电平(电源VDD电平)的位线预充电电路15。因为位线预充电电路15需要进行将位线预充电H电平(电源VDD电平)的操作，所以由插在电源VDD和各条位线之间的P型MOS晶体管MP3-5构成。因此，如果将构成漏电流补偿电路25的P型MOS晶体管布置在与用于布置位线预充电电路15的基板区域(N阱区域)内，那么与构成位线预充电电路15的P型MOS晶体管P3-5和构成漏电流补偿电路25的P型MOS晶体管PU P2分别布置在不同的基板区域的情况相比，能够使半导体存储装置的布置面积更小。
[0078]<电源电压检测电路>
[0079]电源电压检测电路30是一判断施加在半导体存储装置、包括该半导体存储装置的半导体集成电路的电源电压的状态的电路。例如，电源电压检测电路30构成为:如果施加在半导体存储装置、包括该半导体存储装置的半导体集成电路的电源电压高于IV，则输出L电平；如果电源电压低于IV，则输出H电平。
[0080]在电源电压检测电路30输出L电平的情况下，不管列地址信号AD0-1和写入控制信号WEN的状态如何，“与非”电路NANDl输出H电平，反相器电路INVl输出L电平。于是，因为构成存储单元电源电路20的P型MOS晶体管MPl接通，P型MOS晶体管MP2截止，存储单元电源VDDM0-1总是输出电源VDD电平。
[0081]半导体存储装置的电源电压越低，存储单元10的写入特性就越不好。也就是说，在进行写入操作时让存储单元电源下降来改善存储单元10的写入特性的操作，只要在半导体存储装置的电源电压较低时(例如施加给半导体存储装置的电源电压低于IV时)进行即可。
[0082]当半导体存储装置的电源电压较高时(例如施加给半导体存储装置的电源电压高于IV时)，即使在进行写入操作时让存储单元电源下降来改善存储单元10的写入特性也没有问题，但是因为在进行写入操作时存储单元电源会有变化，所以不需要的充放电电流会流入存储单元电源。
[0083]因此，如果像本实施方式那样，设置电源电压检测电路30，半导体存储装置的电源电压高于规定的电压，那么只要能够控制成将构成存储单元电源电路20的存储单元电源固定为电源VDD电平(让构成存储单元电源电路20的P型MOS晶体管MP2 —直截止)，就能够抑制半导体存储装置的功耗。
[0084]本实施方式中示出的是，以基于电源电压检测电路30的输出信号生成的信号使构成存储单元电源电路20的P型MOS晶体管MP2总是截止的情况。但将图1所示的“与非”电路NANDl变更为2输入“与非”电路，在构成存储单元电源电路20的P型MOS晶体管MP2和接地电源之间进一步插入N型MOS晶体管，利用基于电源电压检测电路30的输出信号生成的信号控制该N型MOS晶体管的栅极端子，也能够进行和本实施方式一样的操作，收到和本实施方式一样的效果。
[0085]此外，不需要像图1所示的那样在半导体存储装置中设置一个电源电压检测电路30。在半导体集成电路中设置有多个半导体存储装置的情况下，在半导体集成电路中设置一个电源电压检测电路30，将其输出信号线分别与各半导体存储装置连接起来。如果构成为用一个电源电压检测电路30控制所有的半导体存储装置，就能够使半导体集成电路的面积更小。
[0086]〈第一时序图〉
[0087]图4是用以说明图1中的半导体存储装置的操作的时序图。图4中，CLK表示输入半导体存储装置的时钟信号，WLx表示字线，ADO表示列地址信号，WEN表示写入控制信号，VDDMO表示存储单元电源。各信号名称分别与图1中所记载的信号名称相对应。
[0088]图4所示的时序图，示出针对与字线WLx和位线BLO、/BLO相连接的存储单元10(图1中左上的存储单元)进行写入时的操作。
[0089]半导体存储装置受到控制，而与时钟信号CLK同步，将与字线WLO-WLx中任一条字线激活。因此，在与时钟信号CLK的H电平期间大致相等的时间内，字线WLx变成激活状态(H电平)。
[0090]当时钟信号CLK从L电平变成H电平时，在时刻Tl，字线WLx变成H电平(激活状态)，同时，写入控制信号WEN也变成H电平(激活状态)。构成为:列地址信号ADO在时钟信号CLK的H电平期间电位不变化。在该情况下，在时钟信号CLK的H电平期间，列地址信号ADO变成H电平状态(选择状态)。图4中虽未图示，列地址信号ADl处于L电平状态(非选择状态)。
[0091]当列地址信号ADO为H电平(选择状态)、写入控制信号WEN为H电平(激活状态)时，存储单元电源VDDMO就会从电压VDD (时刻Tl)变到电压Vl (时刻T2)。电压Vl是稍微高于图1中的P型MOS晶体管MP2的阈值电压的绝对值|Vtp|的电位。在图1所示结构的情况下，存储单元电源VDDMO的电位由于流过存储单元10的微小漏电流而随着时间的推移从电压Vl开始逐渐下降。
[0092]在对写入控制信号WEN的时刻进行设定而保证在时刻T3写入控制信号WEN从H电平(激活状态)变到L电平(非激活状态)的情况下，在时刻T3，存储单元电源VDDMO成为比电压V2低的电位。这里，电压V2是存储单元10的保留电压。因此，在从时刻Tl到时刻T3这一时间段内写入控制信号WEN成为激活状态的情况下，存储单元电源VDDMO的电位比存储单元10的保留电压V2低。结果是，存储单元10的数据会遭到破坏。
[0093]于是，如图4所示，对写入控制信号WEN的时刻进行设定，保证在从时刻Tl到时刻T4的时间段内写入控制信号WEN成为激活状态。在该情况下，存储单元电源VDDMO的电位不会变成在保留电压V2以下。结果是，不会破坏存储单元10的数据的半导体存储装置成为可能。
[0094]如上所述，可以对写入控制信号WEN的时刻进行设定而让写入控制信号WEN的激活状态的期间具有一个上限，保证存储单元电源不会由于存储单元10的漏电流而变成在存储单元10的保留电压以下。
[0095]图5是示出写入控制信号WEN的生成方法之一例的电路图。图5所示的电路图包括缓冲电路BUFl、反相器电路INV2、“与”电路AND1。WRITE表示写入判断信号。
[0096]写入判断信号WRITE是与输入半导体存储装置的时钟信号CLK同步的信号，且是在进行写入操作时在与时钟信号CLK的H期间相等的时间内成为激活状态(H电平)的信号。而且，缓冲电路BUFl是将偶数段反相器电路连接而成的电路，是让输入缓冲电路BUFl的信号迟延一定时间后再输出的电路。
[0097]写入控制信号WEN是由写入判断信号WRITE与让写入判断信号WRITE迟延一定时间后而得到的信号的反相信号的逻辑积生成的信号。因此，写入控制信号WEN是这样的一种信号:即当写入判断信号WRITE变成H电平时，写入控制信号WEN就成为H电平(激活状态)，在由多个缓冲电路BUFl和反相器电路INV2决定的迟延时间后成为L电平(非激活状态)的信号。因此，在图5所示的电路结构下所生成的写入控制信号WEN是一种与图4所示的时序图中的写入控制信号WEN—样的信号。
[0098]如果在图5所示的电路结构下增减例如缓冲电路BUFl的连接级数，就能够让写入控制信号WEN的活性期间很容易改变。
[0099]如上所述，如果在图5所示的电路结构下生成写入控制信号WEN，很容易实现对写入控制信号WEN的活性期间的调节。因此，只要使用图5所示的电路结构作为对写入控制信号WEN的时刻进行设定而让写入控制信号WEN的激活状态的期间具有一个上限，以保证存储单元电源不会由于存储单元10的漏电流而变成在存储单元10的保留电压以下的部件即可。
[0100]〈第二时序图〉
[0101]图6是用于说明图1中的半导体存储装置的其它操作的时序图。图6所示的时序图，也是示出针对与字线WLx和位线BL0、/BL0相连接的存储单元10(图1中左上的存储单元)进行写入时的操作。
[0102]半导体存储装置受到控制，而与时钟信号CLK同步，将与字线WLO-WLx中任一条字线激活。而且，写入控制信号WEN也受到控制，在进行写入操作时与时钟信号CLK同步成为激活状态。因此，在与时钟信号CLK的H电平期间大致相等的时间内字线WLx变成激活状态(H电平)，同样，在进行写入操作的情况下在与时钟信号CLK的H电平期间大致相等的时间内，写入控制信号WEN也成为激活状态(H电平)。
[0103]当时钟信号CLK从L电平变成H电平时，在时刻Tl，字线WLx变成H电平(激活状态)，同时，写入控制信号WEN也变成H电平(激活状态)。构成为:列地址信号ADO在时钟信号CLK的H电平期间电位不变化。在该情况下，在时钟信号CLK的H电平期间，列地址信号ADO变成H电平状态(选择状态)。虽未图示，列地址信号ADl处于L电平状态(非选择状态)。
[0104]当列地址信号ADO为H电平(选择状态)、写入控制信号WEN为H电平(激活状态)时，存储单元电源VDDMO就会从电压VDD (时刻Tl)变到电压Vl (时刻T2)。电压Vl是稍微高于图1中的P型MOS晶体管MP2的阈值电压的绝对值|Vtp|的电位。在图1所示结构的情况下，存储单元电源VDDMO的电位由于流过存储单元10的微小漏电流而随着时间的推移从电压Vl开始逐渐下降。
[0105]当时钟信号CLK从H电平变成L电平时，在时刻T3字线WLx会从H电平(激活状态)变到L电平(非激活状态)，同时，写入控制信号WEN从H电平(激活状态)变到L电平(非激活状态)。此时，存储单元电源VDDMO在时刻T3成为比电压V2低的电位。这里，电压V2是存储单元10的保留电压。因此，在从时刻Tl到时刻T3这一时间段内写入控制信号WEN成为激活状态的情况下，存储单元电源VDDMO的电位比存储单元10的保留电压V2低。结果是，存储单元10的数据会遭到破坏。
[0106]于是，如图6所示，对写入控制信号WEN的时刻进行设定，保证在从时刻Tl到时刻T4的时间段内写入控制信号WEN成为激活状态。在本实施方式的半导体存储装置的情况下，因为与时钟信号CLK同步，设定写入控制信号WEN的激活状态的期间，所以通过缩短时钟信号CLK的H电平期间，就能够改变写入控制信号WEN的激活状态的期间。
[0107]如果对时钟信号CLK的H电平期间进行设定，保证在从时刻Tl到时刻T4的时间段内写入控制信号WEN成为激活状态，那么存储单元电源VDDMO的电位就不会变成在保留电压V2以下。结果是，不会破坏存储单元10的数据的半导体存储装置成为可能。
[0108]如上所述，对与时钟信号CLK同步的写入控制信号WEN的时刻进行设定而让输入半导体存储装置的时钟信号CLK的H电平期间具有一个上限，以保证存储单元电源不会由于存储单元10的漏电流而变成在存储单元10的保留电压以下。
[0109]在本实施方式中，以输入半导体存储装置的时钟信号CLK为H电平时字线激活的情况为例做了说明，但是，在是输入半导体存储装置的时钟信号CLK为L电平时字线激活的半导体存储装置的情况下，让输入半导体存储装置的时钟信号CLK的L电平期间具有一个上限即可。
[0110]〈第三时序图〉
[0111]图7是用以说明图1中的半导体存储装置的又一操作的时序图。在图7中，示出了存储单元的存储节点N1、N2，具体而言，构成存储单元10的存取晶体管Al、A2各自的源极端子的状态。
[0112]图7所示时序图也是示出针对与字线WLx和位线BLO、/BLO相连接的存储单元10(图1中左上的存储单元)进行写入时的操作。
[0113]半导体存储装置，在时刻Tl字线WLx变成H电平(激活状态)，同时，写入控制信号WEN变成H电平(激活状态)。图7中虽未图示，列地址信号ADO是H电平状态(选择状态)，列地址信号ADl是L电平状态(非选择状态)。
[0114]当列地址信号ADO是H电平(选择状态)、写入控制信号WEN是H电平(激活状态)时，存储单元电源VDDMO从电压VDD (时刻Tl)变到电压Vl (时刻T2)。电压Vl是一稍微高于图1中的P型MOS晶体管MP2的阈值电压的绝对值|Vtp|的电位。[0115]假定在进行写入操作以前，在是写入对象的存储单元10的存取晶体管Al的源极端子存储并保持为H电平，在存取晶体管A2的源极端子存储并保持为L电平；在进行写入操作时，位线BLO侧从H电平变成L电平。
[0116]在时刻T2附近，进行存储单元10的改写。在该情况下，因为位线BLO侧是L电平，所以是写入对象的存储单元10的存取晶体管Al的源极端子的电位从H电平变到L电平。存取晶体管Al的源极端子是由负载晶体管L2和驱动晶体管D2构成的反相器的输入端子。因此，如果存取晶体管Al的源极端子的电位超过该反相器的开关电压，存储单元10的数据就反相而结束数据的改写。此时，是写入对象的存储单元10的存取晶体管Al的源极端子侧为0V，存取晶体管A2的源极端子侧为电压VI。
[0117]实际上，存储单元电源VDDMO会由于存储单元10的微小漏电流而从电压Vl开始下降，但是为简化说明，假定存储单元10中没有漏电流在流动。
[0118]在时刻T3，写入控制信号WEN成为L电平(非激活状态)，存储单元电源VDDMO的电位从电压Vl变到电源VDD电平而复原(时刻T4)。与此相配合，存储单元存储节点N1、N2即存取晶体管A2的源极端子侧的电位也从电压Vl变到电源VDD电平而复原(时刻T4)。之后，在时刻T5，字线WLx成为L电平(非激活状态)，写入操作结束。
[0119]如上所述，如果在图7所示的字线WLx和写入控制信号WEN的时刻下，让图1中的半导体存储装置进行操作，则能够进行正常的写入操作。
[0120]相对于此，如果构成为:在写入控制信号WEN从激活状态变到非激活状态变化的时刻以前字线WLx从激活状态变到非激活状态，那么因为在字线WLx成为L电平(非激活状态)的那一时刻存储单元电源VDDMO为电压V1、为Vtp附近的电位，所以构成存储单元10的触发器(两个反相器)的电源(负载晶体管的源极端子和驱动晶体管的源极端子间的电位差)极低，触发器(存储单元)的抗噪音性(噪音容限)恶化。因此，由于字线WLx从H电平变到L电平之际的耦合噪音(具体而言，由于存取晶体管的栅极端子和源极端子间的容量所产生的噪音、由于字线和存储单元存储节点N1、N2间的布线电容所产生的噪音等)的影响，触发器(存储单元)的存储数据很容易反相。
[0121]但是，根据图7所示的时序图，在进行写入操作时，将存储单元电源控制成比电源VDD低的电位，改善存储单元10的写入特性的半导体存储装置中，构成为:在字线WLx从激活状态变到非激活状态的时刻以前写入控制信号WEN从激活状态变到非激活状态。换句话说，构成为:在字线WLx从激活状态变到非激活状态变化的时刻以前存储单元电源电压成为电源VDD电平。这样一来，在从结构上保证在进行写入操作时使存储单元电源的电压降低的半导体存储装置中，能够实现正常的写入操作。
[0122]图8是一电路图，示出本实施方式的半导体存储装置中的、生成字线控制信号且控制存储单元电源的控制电路的具体结构例。图8中的控制电路包括:反相器电路INV3-5、“与非”电路NAND2、3、“或非”电路NORl以及缓冲电路BUF2。ADx表示行地址信号，WLx表示字线，CLK表示输入半导体存储装置的时钟信号，WRITE表示写入判断信号，WEN表示写入控制信号。
[0123]时钟信号CLK分别输入“或非”电路NORl和“与非”电路NAND2。“与非”电路NAND2中输入时钟信号CLK和写入判断信号WRITE，其输出被输入反相器电路INV3。反相器电路INV3的输出成为写入控制信号WEN。[0124]另一方面，时钟信号CLK和写入控制信号WEN被输入“或非”电路N0R1，其输出被输入反相器电路INV4。反相器电路INV4的输出被输入缓冲电路BUF2，缓冲电路BUF2的输出信号和行地址信号ADx输入“与非”电路NAND3。“与非”电路NAND3的输出被输入反相器电路INV5，反相器电路INV5的输出被输入字线WLx。
[0125]这里，写入判断信号WRITE是与输入半导体存储装置的时钟信号CLK同步的信号，且是在进行写入操作时在与时钟信号CLK的H期间相等的时间内成为激活状态(H电平)的信号。构成为:行地址信号ADx在时钟信号CLK的H电平期间，电位不发生变化。在该情况下，在时钟信号CLK的H电平期间行地址信号ADx处于H电平状态(选择状态)。而且，缓冲电路BUF2是将偶数段反相器电路连接而成的电路，缓冲电路BUF2是让输入的信号迟延一定时间后再输出的电路。
[0126]首先，在时钟信号CLK为L电平时，“与非”电路NAND2不管写入判断信号WRITE的状态如何都输出H电平。因此，反相器电路INV3的输出即写入控制信号WEN成为L电平(非激活状态)。因为时钟信号CLK为L电平，写入控制信号WEN也为L电平，所以“或非”电路NORl的输出为H电平，反相器电路INV4的输出为L电平，进一步BUF2的输出也为L电平。因此，“与非”电路NAND3不管行地址信号ADx的状态如何都输出H电平。结果是，反相器电路INV5的输出即字线WLx是L电平(非激活状态)。而且，参照图1，因为写入控制信号WEN为L电平，所以“与非”电路NANDl不管列地址信号ADO的状态如何都输出H电平，反相器电路INVl输出L电平。结果是，构成存储单元电源电路20的P型MOS晶体管MPl接通，P型MOS晶体管MP2截止，存储单元电源VDDMO输出电源VDD电平。
[0127]接着，当时钟信号CLK变成H电平时，“或非”电路NORl不管写入控制信号WEN的输入如何，输出皆为L电平。因此，反相器电路INV4的输出为H电平，进一步缓冲电路BUF2的输出为H电平。因为行地址信号ADx成为H电平，所以“与非”电路NAND3的输出为L非电平。因此，反相器电路INV5的输出即字线WLx成为H电平(激活状态)。在进行写入操作时，因为当时钟信号CLK成为H电平时，写入判断信号WRITE就成为H电平，所以对“与非”电路NAND2的输出是L电平，因此，反相器电路INV3的输出即写入控制信号WEN就成为H电平(激活状态)。再次参照图1，因为列地址信号ADO成为H电平，所以“与非”电路NANDl的输出为L电平，反相器电路INVl的输出为H电平。因此，构成存储单元电源电路20的P型MOS晶体管MPl截止，P型MOS晶体管MP2接通，存储单元电源VDDMO从电源VDD电平开始下降。一定时间过后，电位就变化到构成存储单元电源电路20的P型MOS晶体管MP2的阈值电压的绝对值|Vtp|。
[0128]接着，当时钟信号CLK从H电平变到L电平时，“与非”电路NAND2不管写入判断信号WRITE的状态如何都会变成H电平。因此，反相器电路INV3的输出即写入控制信号WEN变到L电平(非激活状态)。因为时钟信号CLK是L电平，写入控制信号WEN也是L电平，所以“或非”电路NORl的输出为H电平，反相器电路INV4的输出为L电平，进一步地缓冲电路BUF2的输出变到L电平。因此，“与非”电路NAND3不管行地址信号ADx的状态如何都输出H电平，反相器电路INV5的输出即字线WLx变到L电平(非激活状态)。再次参照图1，因为写入控制信号WEN已变化到L电平，所以“与非”电路NANDl不管列地址信号ADO的状态如何都变到H电平，反相器电路INVl的输出变到L电平。因此，构成存储单元电源电路20的P型MOS晶体管MPl变成接通，P型MOS晶体管MP2变成截止，存储单元电源VDDMO从Vtp电平恢复到电源VDD电平。
[0129]字线和生成存储单元电源的控制电路的具体结构例的操作如上所述。
[0130]为了在具有在进行写入操作时让存储单元电源下降的结构的半导体存储装置实现正常的写入操作，只要在字线从激活状态变成非激活状态的时刻以前，由写入控制信号控制的存储单元电源恢复到电源VDD电平即可，这正如在图7中所说明的那样。
[0131]在图1、图8的结构下，在时钟信号CLK从H电平变到L电平时，字线就会从H(激活状态)变到L电平(非激活状态)，同时存储单元电源从IVtpI电平恢复到电源VDD电平。
[0132]因为通过一个级的逻辑电路的迟延时间大致相等，所以在图1和图8所示的结构下，为了让由写入控制信号控制的存储单元电源在字线从激活状态变到非激活状态的时刻以前恢复到电源VDD电平，让存储单元电源VDDMO从时钟信号CLK的初级输入变到电源VDD电平所需要的逻辑级数比将字线WLx从时钟信号CLK的初级输入控制为L电平(非激活状态)所需要的逻辑级数少即可。
[0133]图1、图8所示的情况下，让存储单元电源VDDMO从时钟信号CLK的初级输入变到电源VDD电平所需要的逻辑级数为5级，从时钟信号CLK开始的具体路径为“与非”电路NAND2、反相器电路INV3、“与非”电路NAND1、反相器电路INVl以及P型MOS晶体管MP1。
[0134]相对于此，将字线WLx从时钟信号CLK的初级输入控制为L电平(非激活状态)所需要的逻辑级数为8级，从时钟信号CLK开始的具体路径为“与非”电路NAND2、反相器电路INV3、“或非”电路N0R1、反相器电路INV4、缓冲电路BUF2、“与非”电路NAND3以及反相器电路INV5。在计算上述8级的级数时，缓冲电路BUF2相当于两个反相器电路。
[0135]如果是以上所说明的结构，在进行写入操作时将存储单元电源控制为电源VDD低电位而改善存储单元10的写入特性的半导体存储装置中，构成为:在字线从激活状态变成非激活状态的时刻以前，存储单元电源成为电源VDD电平，所以能够进行正常的写入操作。
[0136]此外，在本实施方式中以存储单元10是单节点的情况为例做了说明，但即使是多个节点的存储单元也具有同样的操作、效果。
[0137]在一般的半导体存储装置中，与由多个存储单元10构成的存储单元阵列区域相邻的位置处设置有用于将位线预充电到H电平(电源VDD电平)的位线预充电电路15。因为位线预充电电路15需要进行将位线预充电H电平(电源VDD电平)的操作，所以由插在电源VDD和各条位线之间的P型MOS晶体管MP3-5构成。构成存储单元电源电路20的P型MOS晶体管MPl、MP2也分别由P型MOS晶体管构成。因此，如果将构成存储单元电源电路20的两个P型MOS晶体管MPl、MP2布置在与用于布置位线预充电电路15的基板区域(N阱区域)内，那么与构成位线预充电电路15的P型MOS晶体管P3-5和构成漏电流补偿电路25的P型MOS晶体管P1、P2分别布置在不同的基板区域的情况相比，能够使半导体存储装置的布置面积更小。
[0138](第二实施方式)
[0139]图9是本发明的第二实施方式所涉及的半导体存储装置的结构图。图9所示的半导体存储装置相对于第一实施方式中的图1所示的结构而言，仅仅是构成存储单元电源电路21的MOS晶体管的结构不同。具体而言，在P型MOS晶体管MP2和接地电源之间追加了N型MOS晶体管丽2。而且，P型MOS晶体管MP2的栅极端子与N型MOS晶体管丽2的漏极端子相连接，与输入给P型MOS晶体管MPl的栅极端子的信号相同的信号输入给N型MOS晶体管丽2的栅极端子。
[0140]进行写入操作时以外，写入控制信号WEN是L电平(非激活状态)。
[0141]因此，不管列地址信号AD0、AD1的状态如何，“与非”电路NANDl都输出H电平，以“与非”电路NANDl的输出为输入的反相器电路INVl输出L电平。因此，因为构成存储单元电源电路21的P型MOS晶体管MPl接通，N型MOS晶体管丽2截止，所以所有存储单元电源VDDMO、VDDMl都输出电源VDD电平。
[0142]在进行写入操作时，字线一变成激活状态，写入控制信号WEN就成为H电平(激活状态)。此时，列地址信号AD0、AD1都成为H电平。以对与字线WLx和位线BL0、/BL0相连接的存储单元10(图9中左上的存储单元)进行写入的情况为例，则列地址信号ADO为H电平，ADl为L电平。
[0143]因此，以列地址信号ADO为输入的“与非”电路NANDl输出L电平，下一级反相器电路INVl输出H电平。因为存储单元电源电路21的P型MOS晶体管MPl截止，N型MOS晶体管丽2接通，所以存储单元电源VDDMO的电位从电源VDD电平朝着P型MOS晶体管MP2的阈值电压的绝对值即|Vtp|降下去。当存储单元电源VDDMO的电位变成|Vtp|时，P型MOS晶体管MP2截止。因为P型MOS晶体管MPl截止，进一步P型MOS晶体管MP2也截止，所以在存储单元电源电路21中流动的电流就没有了。
[0144]相对于此，与不进行写入的位线BL1、/BH相连接的存储单元10的存储单元电源VDDMl,因列地址信号ADl为L电平而输出电源VDD电平。没有必要让与不进行写入的位线相连接的存储单元10的存储单元电源从电源VDD电平开始降低。即使让与不进行写入的位线相连接的存储单元10的存储单元电源从电源VDD电平开始降低也不会有问题，但是在该情况下会在存储单元电源产生无用的充放电电流。因此，按照上述构成，应该用基于列地址信号生成的信号进行控制以将存储单元电源固定在电源VDD电平上。
[0145]如上所述，本实施方式图9中的半导体存储装置进行和第一实施方式的图1 一样的操作。因此，具有与第一实施方式一样的效果。而且，仅用一个信号(列地址信号和写入控制信号的逻辑积)就能够对本实施方式中的存储单元电源电路21进行控制。因此，在布置半导体存储装置时能够减少信号布线条数，因布置设计自由度提高，故半导体存储装置的小面积化成为可能。
[0146]此外，在本实施方式中，结构是，将N型MOS晶体管丽2的漏极端子连接在构成存储单元电源电路21的P型MOS晶体管MP2的栅极端子上，但是将接地电源与P型MOS晶体管MP2的栅极端子相连接的结构，也具有同样的操作和效果。
[0147](第三实施方式)
[0148]图10是本发明第三实施方式所涉及的半导体存储装置的结构图。图10所示的半导体存储装置相对于第一实施方式图1中的结构而言，仅仅是对存储单元电源电路20的控制不同了。具体而言，不同点在于，写入控制信号WEN的信号线与所有存储单元电源电路20的P型MOS晶体管MPl的栅极端子相连接。
[0149]进行写入操作时以外，写入控制信号WEN是L电平(非激活状态)。因此，不管列地址信号ADO、ADl的状态如何，“与非”电路NANDl都输出H电平。因此，因为构成存储单元电源电路20的P型MOS晶体管MPl接通，N型MOS晶体管丽2截止，所以所有存储单元电源VDDMO、VDDMl都输出电源VDD电平。
[0150]在进行写入操作时，字线一变成激活状态，写入控制信号WEN就成为H电平(激活状态)。此时，列地址信号AD0、AD1都成为H电平。以对与字线WLx和位线BL0、/BL0相连接的存储单元10 (图10中左上的存储单元)进行写入的情况为例，则列地址信号ADO为H电平，ADl为L电平。
[0151]因此，以列地址信号ADO为输入的”与非”电路NANDl输出L电平。因为存储单元电源电路20的P型MOS晶体管MPl截止，N型MOS晶体管丽2接通，所以存储单元电源VDDMO的电位从电源VDD电平朝着P型MOS晶体管MP2的阈值电压的绝对值即I Vtp |降下去。当存储单元电源VDDMO的电位变成|Vtp|时，P型MOS晶体管MP2截止。因为P型MOS晶体管MPl截止，进一步P型MOS晶体管MP2也截止，所以在存储单元电源电路20中流动的电流就没有了。 [0152]相对于此，因为写入控制信号WEN成为H电平，所以与不进行写入的位线BL1、/BL1相连接的存储单元10的存储单元电源VDDMl处于高阻抗状态，此时存储单元电源VDDMl变成P型MOS晶体管MPl即将截止以前的电位即电源VDD电平。在第一实施方式中存储单元电源VDDMl是处于低阻抗状态的电源VDD电平，但是操作与第一实施方式一样。没有必要让与不进行写入的位线相连接的存储单元10的存储单元电源从电源VDD电平开始降低。即使让与不进行写入的位线相连接的存储单元10的存储单元电源从电源VDD电平开始降低也不会有问题，但是在该情况下会在存储单元电源产生无用的充放电电流。因此，按照上述构成，应该进行控制以使存储单元电源与电源VDD电平相等。
[0153]如上所述，本实施方式中图10所示的半导体存储装置进行和第一实施方式的图1一样的操作。因此，具有与第一实施方式一样的效果。
[0154]在本实施方式的情况下，在进行写入操作时，与不进行写入的位线BL1、/BH相连接的存储单元10的存储单元电源VDDMl处于高阻抗状态。也就是说，在本实施方式的情况下，处于与不进行写入的位线相连接的存储单元10的存储单元电源被切断的状态(高阻抗状态)，所以不存在无用功耗，与第一实施方式的半导体存储装置相比，功耗低。
[0155]在本实施方式的情况下，第一实施方式的图1中所示的反相器电路INVl不需要了，所以能够使布置面积比第一实施方式的半导体存储装置还小。
[0156]此外，当然的事情，在第二实施方式及第三实施方式中，可以进行与第一实施方式的说明一样的操作、变形。
[0157]-产业实用性-
[0158]综上所述，本发明的半导体存储装置具有以下效果，在进行写入操作的情况下，让存储单元电源的电压下降来改善存储单元的写入特性时，抑制在存储单元电源的生成部的消耗电流，存储单元电源的电压比存储单元的保留电压低，所以不会出现存储单元的数据遭到破坏的情况，能够可靠地存储并保持存储单元的数据。本发明作为改善半导体存储装置的存储单元的写入特性的电路很有用。
[0159]-符号说明-
[0160]10存储单元
[0161]15位线预充电电路
[0162]20、21 存储单元电源电路[0163]25漏电流补偿电路
[0164]30电源电压检测电路
[0165]A1、A2存取晶体管
[0166]ADO、ADl 列地址信号
[0167]ADx行地址信号
[0168]BL0-1、/BL0-1 位线
[0169]BUF1-2缓冲电路
[0170]CLK时钟信号
[0171]D1、D2驱动晶体管
[0172]INV1-5反相器电路
[0173]L1、L2负载晶体管
[0174]MN1-2N 型 MOS 晶体管
[0175]MP1-6P 型 MOS 晶体管
[0176]NU N2存储单元存储节点
[0177]NAND1-3“与非”电路
[0178]NORl“或非”电路
[0179]VDD电源(第一电源)
[0180]VDDM0-1存储单元电源
[0181]WEN写入控制信号
[0182]WLO、WLx字线
[0183]WRITE写入判断信号
【权利要求】
1.一种半导体存储装置，包括多条字线、多条位线、设置在所述字线和所述位线的交点处的多个存储单元以及将同一存储单元电源供向与同一位线相连接的多个存储单元的多个存储单元电源电路，其特征在于: 所述存储单元电源电路由串联在第一电源和第二电源之间的第一 P型MOS晶体管、第二 P型MOS晶体管和第一 N型MOS晶体管构成， 所述存储单元电源输出所述第一 P型MOS晶体管和所述第二 P型MOS晶体管的接点电压， 基于列选择信号和写入控制信号生成的控制信号输入所述第一 P型MOS晶体管的栅极端子和所述第一 N型MOS晶体管的栅极端子， 所述第二 P型MOS晶体管的栅极端子上连接有所述第一 N型MOS晶体管的漏极端子。
2.根据权利要求1所述的半导体存储装置，其特征在于: 所述第二 P型MOS晶体管的阈值电压的绝对值被设定为比所述存储单元的负载晶体管和驱动晶体管的阈值电压的绝对值都高。
3.根据权利要求1所述的半导体存储装置，其特征在于: 所述第二 P型MOS晶体管的基板端子上施加有所述第一电源的电压以上的电位。
4.根据权利要求1所述的半导体存储装置，其特征在于: 所述第二 P型MOS晶体管的栅极长度比所述存储单元的负载晶体管和驱动晶体管的栅极长度都大。
5.根据权利要求1所述的半导体存储装置，其特征在于: 注入所述第二 P型MOS晶体管的扩散区域的杂质浓度比注入所述存储单元的负载晶体管的扩散区域的杂质浓度高。
6.根据权利要求1所述的半导体存储装置，其特征在于: 进一步具有与所述多条位线相连接的多条位线预充电电路， 所述多条位线预充电电路布置在与包括所述多个存储单元的存储单元阵列区域相邻的位置处， 构成所述存储单元电源电路的所述第一 P型MOS晶体管和所述第二 P型MOS晶体管与所述位线预充电电路布置在同一个基板区域内。
7.根据权利要求1所述的半导体存储装置，其特征在于: 所述写入控制信号由写入判断信号与让所述写入判断信号迟延后而生成的信号的反相信号的逻辑积生成。
8.根据权利要求1所述的半导体存储装置，其特征在于: 为了将所述存储单元电源从输入所述半导体存储装置的时钟信号的初级输入控制为与所述第一电源相等的电位所需要的逻辑级数比为了将字线从输入所述半导体存储装置的时钟信号的初级输入控制为非激活状态所需要的逻辑级数少。
9.根据权利要求1所述的半导体存储装置，其特征在于: 进一步具有用来将所述第一 N型MOS晶体管控制成总是截止的第一控制信号。
10.一种半导体存储装置，包括多条字线、多条位线、设置在所述字线和所述位线的交点处的多个存储单元以及将同一存储单元电源供向与同一位线相连接的多个存储单元的多个存储单元电源电路，其特征在于:所述存储单元电源电路由串联在第一电源和第二电源之间的第一 P型MOS晶体管、第二 P型MOS晶体管和第一 N型MOS晶体管构成， 所述存储单元电源输出所述第一 P型MOS晶体管和所述第二 P型MOS晶体管的接点电压， 不管列选择信号如何，基于写入控制信号生成的控制信号被输入所述第一 P型MOS晶体管的栅极端子， 基于所述列选择信号和所述写入控制信号生成的控制信号输入所述第二 P型MOS晶体管的栅极端子。
11.根据权利要求10所述的半导体存储装置，其特征在于: 所述第二 P型MOS晶体管的基板端子上施加有所述第一电源的电压以上的电位。
12.根据权利要求10所述的半导体存储装置，其特征在于: 所述第二 P型MOS晶体管的栅极长度比所述存储单元的负载晶体管和驱动晶体管的栅极长度都大。
13.根据权利要求10所述的半导体存储装置，其特征在于: 所述写入控制信号由写入判断信号与让所述写入判断信号迟延后而生成的信号的反相信号的逻辑积生成。
14.根据权利要求10所述的半导体存储装置，其特征在于: 为了将所述存储单元电源从输入所述半导体存储装置的时钟信号的初级输入控制为与所述第一电源相等的电位所需要的逻辑级数比为了将字线从输入所述半导体存储装置的时钟信号的初级输入控制为非激活状态所需要的逻辑级数少。
15.根据权利要求10所述的半导体存储装置，其特征在于: 进一步具有用来将所述第二 P型MOS晶体管控制成总是截止的第一控制信号。
16.一种半导体存储装置，包括多条字线、多条位线、设置在所述字线和所述位线的交点处的多个存储单元以及将同一存储单元电源供向与同一位线相连接的多个存储单元的多个存储单元电源电路，其特征在于: 所述存储单元电源电路由串联在第一电源和第二电源之间的第一 P型MOS晶体管、第二 P型MOS晶体管和第一 N型MOS晶体管构成， 所述存储单元电源输出所述第一 P型MOS晶体管和所述第二 P型MOS晶体管的接点电压， 基于列选择信号和写入控制信号生成的控制信号输入所述第一 P型MOS晶体管的栅极端子， 被输入所述第一 P型MOS晶体管的栅极端子的信号的反相信号输入所述第二 P型MOS晶体管的栅极端子， 所述第二 P型MOS晶体管的阈值电压的绝对值被设定为比所述存储单元的负载晶体管和驱动晶体管的阈值电压的绝对值都高。
17.一种半导体存储装置，包括多条字线、多条位线、设置在所述字线和所述位线的交点处的多个存储单元以及将同一存储单元电源供向与同一位线相连接的多个存储单元的多个存储单元电源电路，其特征在于: 所述存储单元电源电路具有在进行写入操作时将所述存储单元电源的电压控制为比第一电源低的功能， 进一步具有:由连接在所述第一电源和所述存储单元电源之间的MOS晶体管构成、在所述存储单元电源的电压被控制为比所述第一电源低的期间内对所述存储单元电源的漏电流进行补偿的漏电流补偿电路。
18.根据权利要求17所述的半导体存储装置，其特征在于: 构成所述漏电流补偿电路的MOS晶体管的栅极长度与构成所述存储单元的晶体管的栅极长度，大小相等。
19.根据权利要求17所述的半导体存储装置，其特征在于: 进一步具有与所述多条位线相连接的多条位线预充电电路， 所述多条位线预充电电路布置在与包括所述多个存储单元的存储单元阵列区域相邻的位置处， 构成所述漏电流补偿电路的MOS晶体管和所述位线预充电电路布置在同一个基板区域内。
20.一种半导体存储装置，包括多条字线、多条位线、设置在所述字线和所述位线的交点处的多个存储单元以及将同一存储单元电源供向与同一位线相连接的多个存储单元的多个存储单元电源电路，其特征在于: 所述存储单元电源电路 具有在进行写入操作时将所述存储单元电源的电压控制为比第一电源低的功能， 为了将所述存储单元电源从输入所述半导体存储装置的时钟信号的初级输入控制为与所述第一电源相等的电位所需要的逻辑级数比为了将字线从输入所述半导体存储装置的时钟信号的初级输入控制为非激活状态所需要的逻辑级数少。
【文档编号】G11C11/413GK103620687SQ201280030947
【公开日】2014年3月5日 申请日期:2012年9月5日 优先权日:2011年12月8日
【发明者】山上由展, 小岛诚, 里见胜治 申请人:松下电器产业株式会社