专利名称：具有隔离晶体管的eeprom单元及其制造与操作方法
技术领域：
本发明一般涉及非易失性半导体器件，更具体地说，涉及电可擦且可编程的只读存储(EEPROM)器件。
EEPROM是一种可用电信号擦除与编程的非易失性存储器件。一个EEPROM器件内有多个存储单元，各单元都可以分别进行编程与擦除。通常，每个EEPROM单元有两个晶体管，例如，一个FLOTOX(floating gate Tunnel Oxide浮栅隧穿氧化层)EEPROM单元包括一个浮置栅晶体管和一个选择晶体管。EEPROM器件中的选择晶体管用以选择待擦除或编程的单个EEPROM单元。该器件中的浮置栅晶体管是各单元中实际进行擦除与编程操作的那些晶体管。对一个单元进行编程与擦除，就是利用众所周知的Fowler—Nordheim隧道现象，分别将正电荷或负电荷贮存在浮栅晶体管的浮置栅极内。编程是当浮栅晶体管的控制栅接地时通过将正电压加到漏极和选择栅晶体管的控制栅而实现的。结果，电子从浮栅晶体管的浮栅隧穿通过隧道介质到达漏极，而在此浮置栅极上留下正电荷。一个EEPROM单元可借助于将负电荷存在浮置栅极而被擦除。将负电荷存贮在涂置栅极一般是通过把正电压加到此晶体管的控制栅而同时使漏极与源极接地来实现的。此种偏置条件造成电子从沟道区域隧穿通过介质层到达浮置栅，而在浮置栅上产生负电荷。
大多数EEPROM器件的一个缺点是单元尺寸大，事实上是由于每个单元有两个晶体管所致。在电路密度极为重要的应用场合，EEPROM单元可能是不适宜的。另一个缺点是工艺复杂，大多数EEPROM单元要用两种不同的栅氧化层或介质厚度，以实现浮置栅放电。在放电过程中当将正电压加到选择晶体管的漏极时，要求有较厚的栅氧化层，而为完成电子隧穿所需的是较薄的氧化层。较厚的栅氧化层可以减少因漏极加高电压诱发的热电子劣化作用。所加高电压还增大两晶体管之间的间距，以便减少结击穿，从而使EEPROM单元难于按比例缩小。
可以替代上述EEPROM的是一种快速(flash)EEPROM。快速EEPROM提供电擦除与编程的可能性，但因每单元只要一个晶体管，往往具有一种增大了的电路密度。已证实有多种不同的结构可用作快速EEPROM，例如，ETOX(EPROM隧道氧化层)单元。就其功能来说，快速EEPROM可以通过热电子注入来编程，并通过Fowler—Nordheim隧穿来擦去。热电子注入法的速度很快，典型地约为10微秒。
使用快速EEPROM可能在功能上造成的一个缺点是由称为“过擦除”问题引起的编程时间延迟。对快速EEPROM来说，擦除是通过给源极加偏压、使存储在浮置栅内的电子隧穿到源区而完成的。但在如此进行擦除时，此浮置栅常常变成带正电荷的，从而会降低沟道区的阈值电压(VT)值。较低的VT值对应于弱热电子产生，于是增加了给存储单元编程所包含的时间。一般对快速EEPROM单元编程来说，控制栅和漏区要加相对高的电压，因此在沟道区与漏区之间的结处造成一个电场，并在结处产生热电子。于是这些电子被注入到浮置栅，从而使此单元充电或编程。如果VT低，所造成的电场就弱，而减少在结处产生的电子。因此，较低的VT意味着较长的编程时间。过擦除单元的另一个重要问题是它在存储阵列中可能起一种泄漏电源的作用。此种漏电源可能使邻近单元错误读出。
一种补偿因过擦除问题造成编程时间较长的方法是采用较高的编程电压。然而，集成电路(ICS)，尤其是便携式电子应用中的那些集成电路的趋势是降低使芯片工作所需的功率。随着电源电压(VCC)降低，单元编程电压也降低了，而用低编程电压，就使过擦除问题会再次暴露出来。
一种克服因过擦除问题带来的过大漏电流引起读错的解决方案是将会聚(corvergence)或恢复加到一个过擦除的位单元上。恢复是一处“低电平”编程方法，且需要编程电流和恢复时间。对于高密度低电压应用场合，操作片装(on—chip)电荷泵时，块擦除中的编程电流可能高达数安培。而且片装电荷泵已经限制了电流产生的能力。于是，也就限制了具有片电荷泵的单元内的编程电流，结果延长了恢复过擦除的时间。
因此，需要一种克服了所延迟的编程时间和所延迟的擦除时间的问题而没有过擦除问题的低电压、低功耗、非易失性存储单元。更详细地说，就是要求此单元具有低的编程和擦除电流、低的编程和擦除电压，且具有足够低的用于读出该单元状态的读出电流。此外，还要以不很复杂的工艺，通过与现有的金属—氧化层—半导体(MOS)工艺兼容的工艺制造此单元。
本发明的一种型式是电可擦除的、且可编程的只读存储单元。在此单元内，将隧道介质形成在半导体衬底上。该单元有一浮栅晶体管和一隔离晶体管。该浮栅晶体管的浮置栅形成在隧道介质上。同样，隔离晶体管的隔离栅也形成在隧道介质上。此单元内的隧道介质在浮置栅和隔离栅下方的厚度基本上是均匀的，该隧道介质厚度小于约120A°。本发明的另一些实施例包括制造上述单元的方法，以及给此单元编程的方法。
图1是说明现有技术EEPROM单元的剖面图。
图2是具有图1所示单元的EEPROM阵列的电路图。
图3是说明使图1单元工作的一种方法的表。
图4A是本发明EEPROM单元沿图4B的线A—A所得的剖面图。图4B是图4A所示EEPROM单元的顶视图。
图5是具有图4所示单元的EEPROM阵列的电路图。
图6是说明本发明一种使图4A和4B的单元工作的方法的表，其中擦除操作是选择的。
图7是说明本发明另一种使图4单元工作的方法的表，其中擦除操作是非选择的。
图8—10用顺序剖面图说明制成本发明图4A和4B所示单元的一种方法。
本发明克服了上述常规EEPROM和快速EEPROM的许多问题。在本发明的一种结构中，一个存储单元包括两个晶体管、即，一个浮栅晶体管和一个隔离晶体管。将此隔离晶体管耦联到单元的源极边，而采用两个晶体管(一个浮置栅晶体管和一个选择晶体管)的常规EEPROM一般具有耦联到单元漏极边的选择晶体管。此外，本发明的单元具有在薄隧道介质上形成的隔离栅和浮置栅，这与常规EEPROM单元相反，其中浮置栅形成在隧道介质上，而选择栅形成在较厚的栅介质上。由于此隔离晶体电耦联到本发明单元的源极侧，编程时不包括该隔离栅，而且此隔离栅底下也可以利用较薄的隧道介质层。对于常规EEPROM单元，在选择栅底下则要有较厚的栅介质层，用以耐受一般超过10伏的编程电压。虽然根据本发明的一个存储单元的尺寸稍大于常规的单晶体管快速EEPROM，但此单元完全可按比例缩小，因为不需要两种隔离衬底层次的介质层(隧道介质层和栅介质层)。此外，消去一种衬底层次的栅介质可简化制造工艺。
本发明的这些特征和其他特点以及优点，从参考各附图作出的下述详细说明将更清楚地得到理解。应着重指出的是，各说明图可不必按尺寸比率绘制，而且本发明的其他实施例可以没有具体说明图。
图1—3针对的是一种常规EEPROM单元10。图1是单元10的剖面图。图2是象单元10这样的单元阵列的电路图。图3则是说明单元10工作的表。如图1所示，单元10包括一个由硅、砷化镓等制造的半导体衬底9。沿单元10外围部分为场隔离区11，用于使一单元阵列中各单元内的相邻单元电隔离。形成在衬底之上和之内的是两个晶体管，即浮栅晶体管12和选择晶体管3。浮栅晶体管12包括隧道介质层14，诸如形成在衬底上的氧化层。浮栅晶体管1 2还包括浮置栅极16、控制栅极28，以及分隔栅极16和28的层间介质层29。由于这些栅极一般由多晶硅构成，所以介质层29也称之为多晶层间(interpoly)介质。另外，浮栅晶体管12包括一掺杂的源区20和一掺杂的漏区22，两者都形成在此衬底上。选择晶体管13包括一选择栅极18和将栅极18与衬底9隔开的栅介质层26。在选择栅极18的两对侧则是此选择晶体管的掺杂源区22和掺杂漏区24。应注意的是，此掺杂区22兼做选择晶体管13的源区和浮栅晶体管12的漏区。若用p型半导体衬底，掺杂区20、22和24就如图1表示的是N型。
如图1所示的单元10可以用各种常规工艺制成，下面将简要介绍其中的一种。在一个工艺中，场隔离区11是通过任一常规方法形成在硅衬底9中的。然后，将栅介质层26形成在衬底上，制作一掩模盖在选择栅区18与一些外围电路上，以免它们受后继的除去栅介质层26的未掩蔽部分时的化学湿法腐蚀。结果，从衬底上除去浮栅晶体管12区域的介质层26。除去介质层之后，在此衬底上分别生长和淀积隧道介质层14和第1多晶硅层。此多晶硅层用常规光刻法刻蚀制成浮置栅极16和选择栅极18。其后，淀积层间介质层29(可作为一系列介质层)盖在浮置栅极和衬底上。然后，进行离子注入步骤，与浮置栅极16和选择栅极18的边缘自对准地形成掺杂区20、22和24。然后，在层间介质29上淀积第2多晶硅层，且刻蚀制成控制栅极28。
图2表示由多个单元10构成的存储阵列。值得注意的是，每个选择晶体管13都耦联到每个浮栅晶体管12的漏极侧。工作时，单元10按照图3所示表编程、擦除和读出。如图3表示，在编程操作时，此选择晶体管通过将16—20V之间的编程电压(Vpp)加到选择晶体管的漏极(也就是单元10的漏极)和选择栅极而被导通。选择栅极18和衬底9之间的介质层必须要能耐这样的高压。因此，在选择栅极18底下不能利用一般的隧道介质层厚度(小于120A°)，而代之以较厚的栅介质层26(200—500A°)。
根据本发明，由于消除了对两种不同介质厚度的要求，所以能使用较低的编程电压又可以简化制造工艺。图4B表示了根据本发明的存储单元40的顶视图。图4A说明沿线A—A所得的单元和剖面图。如图4A所示，单元40包括覆盖着隧道介质层44的半导体衬底42。单元40中有两个晶体管，即一个隔离晶体管45和一个浮栅晶体管47。隔离晶体管45具有形成于隧道介质44上的隔离栅极46，且具有形成于此衬底内隔离栅极两对侧的掺杂源区50和掺杂漏区52。浮栅晶体管47具有形成于隧道介质44上的浮置栅极48，且具作为源区的掺杂区域52和作为漏区的掺杂区域54。浮栅晶体管47还包括覆盖浮置栅极48并且由层间介质56将其隔开的控制栅58，而层间介质56还覆盖隔离栅极46。另外，掺杂区50还可称为单元40的源，而掺杂构54为此单元40的漏。如果使用P型半导体衬底或阱，掺杂区50、52以及54就是N型的，如图4表示。如果使用N型衬底或阱，掺杂区就应是P型。图4A中虽未示出，单元40还应包括使存储器阵列中的单元10与相邻单元隔开的场隔离区。
图4B用单元40的布局顶视图表示了各掺杂区和导电区。图4B表示出引到此单元漏区的掺杂区域54的接触区60。
在物理结构上，隔离晶体管45类似于EEPROM领域众所周的传统的选择栅晶体管。但是，隔离晶体管45与常规选择晶体管之间至少有三个重大区别。第一，从图4A和4B可知，并且如图5的电路图所示，隔离晶体管45被联到浮栅晶体管的源极一侧，而传统的选择晶体管通常联到浮栅晶体管的漏极一侧，第二，隔离栅极46形成在与浮置栅极48同样的薄隧道介质44(小于约120A°)上，而选择栅极形成在厚度约200—500A°的传统栅极介质层上，同时只将浮置栅极形成在隧道介质上。第三，隔离栅极46不用与选择栅极相同的方法。称其为选择栅极是由于利用选择晶体管来选择(通过使此晶体管导通)要编程或擦除的阵列中的单元之故。相反，将根据本发明的单元内的隔离晶体管关断，以便将要被编程的单元与源极50隔开。
从给单元40编程和擦除的前后关系看，如图6所示的表确证的那样，将更易理解隔离晶体管45的功能。利用有效的热电子注入机构使浮置栅充电。在给单元编程中，此单元源极(掺杂区50，也就是隔离晶体管45的源极)和隔离栅极46都接地。或者，可将此单元源极电学浮置起来。将约2到10伏之间，最好为5到8伏之间的正电压加到控制栅极58。将约2到10伏(最好为5到7伏)之间的正电压加到此单元漏极(掺杂区54，也就是浮栅晶体管47的漏极)。根据漏区扩散结的结击穿电压选择施加于此漏极的电压。此漏极电压一般设定在低于结击穿电压约0.5伏。一种合适的电压配合是给控制栅极加8伏，而漏极加6伏。
当进行此编程操作时，漏区结耗尽区维持在弱的结雪崩状态，使电子送给浮置栅极。结果，在控制栅极电压为5伏时编程电流可小于1nA，而在控制栅极电压为9伏时编程电流则小于1μA。由于注入效率高于许多传统编程方法(因此在编程时，编程功耗较低且热产生较少)，同时保持编程时间约为1—100微秒(μs)。通常，热电子注入编程时间比Fowler—Nordheim隧穿编程方法快。因此，根据本发明的单元编程时间与许多其他EEPROM单元相当，或更快。
通过再使单元源和隔离栅极接地来完成擦除单元40。将约—5到—20伏之间的负电压，而较好为—8到—12伏的负电压加到控制栅极58。将约0到5伏，而较好为4到5的正电压加到单元漏极54。为擦除此单元的一种合适的电压配合是控制栅极上加负10伏而在单元漏极上加正5伏。为利用Fowler—Nordheim隧穿法进行擦除操作时，从浮栅晶体管漏区到控制栅极横跨隧道氧化层产生高电场，同时由于使隔离栅晶体管接地，将浮栅晶体管的源极电学浮置。结果，使电子从控制栅隧穿到浮栅晶体管的漏极。
单元40的读操作是常规方式的。如图6所示，此单元源极接地。使一等于电源(VCC)的电压加到隔离栅极。控制栅极或接地，或加上电源电压。还将约1伏电压加到漏极。由于使用较薄的栅极介质层(使用隧道介质层44)使隔离晶体管具有较高的电流驱动能力，所以本发明增强了读操作，而常规EEPROM则因选择晶体管固有的较厚以极介质层而具有较小的读电流。本发明容许过擦除、允许进一步把阈值电压和隔离栅晶体管的沟道长度按比例缩小。这两种类型的按比例缩小也能增大读电流。
图6所规定的工作参数可应用于以EEPROM或快速EEPROM非易失性存储方式的本发明实施例中。图7是另外一种工作参数表，特别可用于快速EEPROM编程、擦除及读出(因为虽然编程是位单元选择的，而擦除操作不是位单元选择的)。为给根据本发明另一个实施例的快速EEPROM编程，将约—5到—15伏，而较好为—8到—12伏之间的负电压加到控制栅极58；将约2到6伏，而较好为4到5伏之间的正电压加到单元漏极54(也就是浮栅晶体管47的漏极)；以及将单元的源极50(隔离晶体管45的源极)和隔离栅极46接地。要非选择性地擦除各单元的一组行或列，则将约2到15伏，而较好为10到12伏之间的正电压加到控制栅极58；以及将漏极54、源极50和隔离栅极46都接地。进行读出操作时，除控制栅极为0到2伏正电压外，其它都与本发明前面所述实施例相同。
如上述信息表明，本发明有着许多超过现有EEPROM和其他非易失性存储器件的伏点。根据本发明的单元采用低电压(例如，低于8V)，这相当于每个位单元小于1μA的编程电流。擦除电压同样也低(例如，低于10V)。此外，擦除既可以选择性地逐个单元进行，也可是按一行或一列单元进行擦除的快速擦除。而且，负的控制栅极偏压和正的单元漏极偏压的组合方式还降低了擦除电流，并且能显著增加器件寿命。在根据本发明的单元的读出操作中，利用隔离栅极确定了一种过擦除容差范围。在操作中实际上宁愿用过擦除，因为这样会增大供所选择单元的读电流。所以，本发明的单元和操作方法导致改善了的电流驱动。此外，根据本发明的单元与现有的MOS工艺流程兼容。此单元的制造既不需要额外的步骤也不需要对许多现有MOS工艺步骤进行修改。如图8—10所作的讨论。
图8—10说明适合于制作本发明单元的制造工艺各不同时点的一系列单元40的剖面图。如图8所示，隧道介质44生长或淀积在衬底42上。衬底42很可能是硅衬底。隧道介质44可用多种已知的隧道介质生长工艺中任何一种生长，最好是生长到厚度小于120A°的热生长二氧化硅。然后，用常规淀积技术淀积第1导电层，较好为多晶硅，盖在衬底和隧道介质44上。
其次，将第1导电层刻成图形，形成栅电极。这是用常规光刻和腐蚀方法完成的。例如，将光刻胶层64涂敷在第1导电层上，如图8所示。然后有选择地使光刻胶层曝露于辐射光下面，并且显影产生盖住单元的两部分(即待形成隔离栅和浮置栅极的部分)上的掩膜，如图9所示。在光刻胶掩膜显影之后，蚀刻第1导电层露出的部分，留下未被蚀刻的第1导电层(亦即隔离栅极46和浮置栅极48)被掩蔽的部分。常规的蚀刻方法可用以蚀刻露出的第1导电层62的部分。在除去导电层的操作中，蚀刻会在底下的隧道介质44上终止，使此隧道介质完整无损地横跨衬底表面保留下来。接着用离子注入或其他已知的掺杂技术，形成掺杂的源区50、掺杂的源/漏区52、以及掺杂的漏区54。掺杂区50、52和54都与场隔离区43、隔离栅极46和浮置栅极48自对准。
接着，在常规工艺条件下，生长或淀积将层间介质56，盖在图10所示的单元上。最后，通过淀积第2导电层(较好还是多晶硅)，并且把此导电层用与将第1导电层刻成图形形成隔离栅极和浮置栅相同的方法刻成图形，形成控制栅极。所得的结构是图4A和4B所示的单元。
因此很明显，已经根据本发明提供了一种EEPROM单元和其制造方法与操作方法，它完全满足上述的要求和优点。虽然参照特定实施例对本发明已经作了介绍说明，这并不意味着本发明限于这些说明的实施例。本领域的技术人员应了解可能作出的各种修改和改变都不会脱离本发明的构思。例如，衬底和掺杂区的导电性可以与这里说明的类型相反。另外，一个浮栅晶体管可以包括一个浮置栅极和控制栅极，而彼此自对准。此外，有各种可能的结构和制造方法可用来形成组合浮置栅和控制栅的制品。除此之外，本发明不限于特定的存储器应用。此处所述的单元可应用于几乎所有类型的电可编程只读存储器(EPROM)，包括快速EEPROM(其中在相同的擦除操作中可擦除一个以上的存储单元)，以及EEPROM。所以，应认为，本发明包括所有落入所属权利要求书范围内的变型和修改。
权利要求
1.一种电可擦除的可编程只读存储单元(40)，其特征在于包括一个半导体衬底(42)；一形成所述衬底上的隧道介质层(44)；一个具有一浮置栅极(48)和重叠在所述浮置栅极上的控制栅极(58)的浮栅晶体管(47)，其中所述浮置栅极形成在所述隧道介质层上；一个具有一形成在所述隧道介质层上的隔离栅极(46)的隔离晶体管(45)；其中，所述隧道介质层在单元内在浮置栅极和隔离栅极之下的厚度均匀，且其中所述厚度小于约120埃。
2.如权利要求1的存储单元，其特征在于所述浮栅晶体管还包括在衬底中形成的一源区(52)和一漏区(54)；而所述隔离晶体管还包括在衬底中形成的一源区(50)和漏区(54)，以及所述浮栅晶体管的所述源区(52)就是所述隔离晶体管的所述漏区(52)。
3.如权利要求1的存储单元，其中，所述浮栅晶体管具有一源侧和一漏侧；所述隔离栅晶体管在物理上位于所述浮栅晶体管的源侧附近。
4.一种电可擦除的可编程只读存储单元(40)，其特征在于包括一半导体衬底(42)；一在所述衬底上形成的隧道介质层(44)，其存度小于约120埃；一个浮栅晶体管(47)，具有形成在所述衬底中的源区(52)、形成在所述衬底中的漏区(54)、形成在所述隧道介质层上且大约位于所述浮栅晶体管的源与漏区之间的浮置栅极(48)，以及重叠在所述浮置栅极上的控制栅极(58)；和一个隔离晶体管(45)，具有形成在所述衬底中的源区(50)，形成在所述衬底中的漏区(52)，以及形成在所述隧道介质层上且大约位于上述隔离晶体管的源与漏区之间的隔离栅极(46)；上述隔离晶体管的所述漏区就是上述浮栅晶体管的所述源区；以及所述隔离栅在物理上和电学上与所述浮栅晶体管的所述控制栅极无关。
5.一种使电可擦的可编程存储单元编程的方法，其特征在于包括下列步骤提供一存储单元(40)，它包括一浮栅晶体管(47)和隔离晶体管(45)，该浮栅晶体管具有一源(52)、一漏(54)、一浮置栅极(48)和一控制栅极(58)；而隔离晶体管具有一源(50)和一漏(52)和一隔离栅极(46)；其中隔离晶体管的漏耦联到浮栅晶体管的源；而隔离栅极在物理上和电学上与浮栅晶体管的控制栅极无关；使此隔离晶体管的隔离栅极接地；使此隔离晶体管的源接地；将约2到10伏的正电压加到此浮栅晶体管的控制栅极上；以及将约2到10伏的正电压加到此浮栅晶体管的漏上。
6.如权利要求5的方法，其中提供一存储单元的步骤的特征在于，提供一个在隔离栅极和浮置栅极之下都具有隧道介质层的存储单元。
7.如权利要求6的方法，其中提供一存储单元的步骤的特征在于，提供的存储单元在单元内的隔离栅极和浮置栅极之下的隧道介质层具有小于约120埃的基本上均匀的厚度。
8.一种制造电可擦除的可编程的存储单元(40)的方法，其特征在于包括下列步骤提供一种半导体衬底(42)；在此半导体衬底上形成一隧道介质层(44)；在此隧道介质层上淀积的第1导电层62，并将其形成图形，以形成一隔离栅极(46)和在此隧道介质层上形成一浮置栅极(48)形成一层间介质层(56)覆盖在此隔离栅极和浮置栅极上；以及淀积第2导电层，并将其形成图形，以形成重叠在此浮置栅极上的一控制栅极(58)。
9.如权利要求8的方法，其中形成隧道介质层的步骤的特征在于形成厚度小于约120埃的隧道氧化层。
10.如权利要求8的方法，其中隔离栅极具有第1侧边和相对的第2侧边，以及浮置栅极具有第1侧边和第2侧边，其进一步其特征在于下列步骤在衬底中形成大致与隔离栅极的第1侧边对齐的第1掺杂区(50)；在衬底中的隔离栅极和浮置栅极之间形成大致与隔离栅极和浮置栅极的第1侧边对齐的第2掺杂区(52)；以及在衬底中形成大致与浮置栅极的第2侧边对齐的第3掺杂区(54)；其中所述第1掺杂区是一个隔离晶体管的源；其中所述第2掺杂区是隔离晶体管的漏和一个浮栅晶体管的源；以及其中所述第3掺杂区是浮栅晶体管的漏。
全文摘要
一种EEPROM单元(40)包括浮栅晶体管(47)和一隔离晶体管(45)。浮置栅极(48)和隔离栅极(46)两者都形成在单元内的隧道介质层(44)上。该隔离栅极耦联到浮栅晶体管的掺杂源区(52)。单元编程操作中不给隔离晶体管加偏压，而使单元内两栅极所有部分之下的薄隧道介质层(小于120埃)启动。于是，不需要常规的隧道介质层和栅极介质层。该单元容许过擦除，能以低编程电压编程，并因此薄隧道介质遍及整个单元而具有良好的电流驱动能力。
文档编号G11C16/04GK1115911SQ9510380
公开日1996年1月31日 申请日期1995年3月31日 优先权日1994年4月11日
发明者张寇民, 丹尼·派克-纯·叔曼, 张扩堂 申请人:摩托罗拉公司