串行接口的快闪存储器装置的复位动作的执行方法
【专利说明】串行接口的快闪存储器装置的复位动作的执行方法
[0001]本发明是一件分案申请，原申请的申请日为:2010年12月6日；原申请号为:201010581322.1 ;原发明创造名称为:串行接口的快闪存储器装置及其复位动作的执行方法。
技术领域
[0002]本发明涉及一种针对串行接口的快闪存储器芯片进行复位的方法。
【背景技术】
[0003]为了提高电子产品的竞争力，过去内置在电子产品中的并行(parallel)快闪存储器芯片渐渐的被低成本的串行式(serial)快闪存储器芯片所取代。在压低成本的考虑下，而这种串行式的快闪存储器芯片通常只能以低接脚数的方式进行封装。也因此，这种串行式的快闪存储器芯片通常提供芯片选择接脚(chip select, /CS)、数据输入接脚(serialdata input, SI)、数据输出接脚(serial data output, SDO)、时钟脉冲接脚(clock, CLK)、写入保护接脚(write protect,/WP)、功能保存接脚(/HOLD)、电源接脚(VDD)以及接地接脚(GND)等8个接脚(“/”表示低电平使能)。
[0004]也就是说，串行式的快闪存储器芯片通常是不提供复位接脚让使用者可以由快闪存储器芯片的外部来使快闪存储器芯片进行复位的动作。而当使用者必须针对快闪存储器芯片进行复位动作时，就只能将快闪存储器芯片的电源重新启动以使快闪存储器芯片内置的电源开启复位电路(power-on reset circuit)动作来复位快闪存储器芯片。而这个电源重新启动的动作，可能也会使得与快闪存储器芯片共用电源的其他电路(例如控制器)的电源被重新启动。这样一来，快闪存储器芯片所属的整个系统将会变得难以控制，而必须重新进行初始化，造成极大的困扰。
【发明内容】
[0005]本发明提供一种串行接口的快闪存储器装置的复位动作的执行方法，使写入保护接脚或功能保存接脚也可以用来传输复位信号以复位快闪存储器装置。
[0006]本发明提供一种串行接口的快闪存储器装置的复位动作的执行方法，利用现有的时钟脉冲接脚以及数据输入接脚来进行快闪存储器装置的复位动作。
[0007]本发明提供一种快闪存储器装置的复位动作的执行方法，包括:首先，通过选择器依据选择信号来决定该快闪存储器装置的写入保护接脚或功能保存接脚连接至复位信号线与否，其中选择器耦接快闪存储器装置的写入保护接脚或该功能保存接脚的其中之一。然后，通过可编程数据库提供以通过编程的方式来被写入选择数据，并通过可编程数据库输出选择数据以作为选择信号。
[0008]本发明更提供另一种快闪存储器装置的复位动作的执行方法，包括:先通过命令接收器依据快闪存储器装置的数据输入接脚及时钟脉冲接脚依序接收多个命令数据，其中命令接收器耦接快闪存储器装置的时钟脉冲接脚以及数据输入接脚。继之，通过命令解码器接收所述命令数据所形成的命令序列，并依据比较命令序列与参考序列来产生复位信号，其中命令解码器耦接命令接收器。然后，通过核心电路接收复位信号并依据复位信号进行复位，其中核心电路耦接命令解码器。
[0009]基于上述，本发明利用串行接口的快闪存储器装置的写入保护接脚或功能保存接脚不需要执行其原本功能时，将写入保护接脚或功能保存接脚的其中之一切换为可以执行复位功能的接脚，使串行接口的快闪存储器装置可以在不需要增加额外的接脚的情况下来执行复位的动作。另外，本发明还提出利用串行接口的快闪存储器装置的时钟脉冲接脚以及数据输入接脚来传输特定的命令序列，并通过这个特定的命令序列来使快闪存储器装置内部自行产生复位信号并进行复位动作，同样可以在不需要增加额外的接脚的情况下来完成执行复位的动作。
[0010]为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
【附图说明】
[0011]图1为本发明一实施例的快闪存储器装置100的示意图。
[0012]图2A示出本发明图1实施例的选择器120的一实施方式。
[0013]图2B为非易失性存储器的一烧写方式的波形图。
[0014]图3A为本发明另一实施例的快闪存储器装置300的示意图。
[0015]图3B为图3A实施方式的动作波形图。
[0016]图3C示出本发明一实施例的动作流程。
[0017]图4为本发明的另一实施例的快闪存储器装置500的示意图。
[0018]图5为本发明图4的实施例的动作波形图。
[0019]图6示出本发明另一实施例的动作流程。
[0020]上述附图中的附图标记说明如下:
[0021]100、500:快闪存储器装置
[0022]110、310:输入缓冲器
[0023]120,320:选择器
[0024]130:可编程数据库
[0025]140、340、530:核心电路
[0026]131、520:命令解码器
[0027]330:暂存器
[0028]510:命令接收器
[0029]S310?S360、S610?S640:复位动作的执行步骤
[0030]ENSff, SffP, OPTPGM、ADD、OPTDATA、ENRST, RSTA:命令数据
[0031]CMDS:命令序列
[0032]/HOLD:功能保存接脚
[0033]/WP:写入保护接脚
[0034]BUFO:输出信号线
[0035]RST:复位信号线
[0036]SEL:选择信号
[0037]WPF:写入保护信号线
[0038]HOLDF:保存信号线
[0039]Sffl:开关
[0040]S1:数据输入接脚
[0041]CLK:时钟脉冲接脚
[0042]/CS:芯片选择接脚
【具体实施方式】
[0043]以下将针对本发明的特征提出三个实施例来进行说明，其中第一个实施例使接脚的功能进行永久性的转换以进行复位动作(图1?图2B)。另一个实施例为使接脚的功能产生暂时性的转换(图3A?图3C)，并在需要的时候执行复位动作。最后一个实施例则介绍利用命令数据的方式来进行快闪存储器装置的复位动作(图4?图6)。
[0044]请参照图1，图1为本发明一实施例的快闪存储器装置100的示意图。其中，快闪存储器装置100是一个通过串行接口来进行存取的存储器装置，例如通过串行周边接口(Serial Peripheral Interface，SPI)来进行存取。在本实施例中，快闪存储器装置100包括输入缓冲器110、选择器120、可编程数据库130以及核心电路140。
[0045]输入缓冲器110耦接选择器120并与写入保护接脚/WP及功能保存接脚/HOLD的其中之一直接连接。输入缓冲器I1并提供输出信号线BUFO来传送写入保护接脚/WP或功能保存接脚/HOLD所传送的信号。输出信号线BUFO被连接至选择器120。
[0046]选择器120通过与输出信号线BUFO的耦接来通过输入缓冲器110耦接至写入保护接脚/WP及功能保存接脚/HOLD的其中之一。选择器120依据选择信号SEL使来决定写入保护接脚/WP或功能保存接脚/HOLD是否要连接至复位信号线RST。举个例子来说明，当选择信号SEL为逻辑高电平“H”时，选择器120使输出信号线BUFO连接到复位信号线RST，而在当选择信号SEL为逻辑低电平“L”时，选择器120则使输出信号线BUFO连接到写入保护信号线WPF或功能保存信号线HOLDF的其中之一。
[0047]仔细一点来说明，当输入缓冲器110的输出信号线BUFO所传输的是来自于写入保护接脚/WP并缓冲后的信号时，在当选择信号SEL为逻辑高电平“H”时，写入保护接脚/WP将被耦接至复位信号线RST，此时，使用者可以利用通过写入保护接脚/WP来传送复位信号，并使复位信号顺利的被传输至复位信号线RST。相反的，若在当选择信号SEL为逻辑低电平“L”时，写入保护接脚/WP则将被耦接至写入保护信号线WPF。而此时使用者则可以写入保护接脚/WP来进行写入保护的动作，也就是执行写入保护接脚/WP原先所该执行的功會K。
[0048]相同的，若是当输入缓冲器110的输出信号线BUFO所传输的是来自于功能保存接脚HOLD并缓冲后的信号时，在当选择信号SEL为逻辑高电平“H”时，功能保存接脚HOLD将被耦接至复位信号线RST，此时，使用者可以利用通过功能保存接脚HOLD来传送复位信号，并使复位信号顺利的被传输至复位信号线RST。相反的，若在当选择信号SEL为逻辑低电平“L”时，功能保存接脚HOLD则将被耦接至功能保存信号线H0LDF。而此时使用者则可以功能保存接脚HOLD来进行功能保存的动作，也就是执行功能保存接脚HOLD原先所该执行的功能。
[0049]请注意，上述选择信号SEL的逻辑电平的高低与选择器120的选择状态的关系并不限于上述的说明。设计者可以依据需求自行设定选择信号SEL的逻辑电平的高低与选择器120的选择状态间的关系。
[0050]核心电路140耦接复位信号线RST。核心电路140通过接收复位信号线RST上所传送的复位信号来进行复位动作。在另一方面，核心电路140也耦接保存信号线HOLDF以及写入保护信号线WPF。其中，保存信号线HOLDF会被耦接至核心电路140中进行与功能保存相关的电路中，而写入保护信号线WPF则会被耦接至核心电路140中进行与写入保护相关的电路中。而复位信号线RST则会被耦接到核心电路140中进行与复位有关的电路。
[0051]另外，在快闪存储器装置100内置有电源开启复位电路(未示出)的情况下，这个电源开启复位电路所提供的复位信号同样会被耦接至复位信号线RST上。换言之，快闪存储器装置100中所提供的由写入保护接脚WP或功能保存接脚/HOLD进行复位动作的机制，并不会影响到快闪存储器装置100其原有的复位机制的动作。
[0052]可编程数据库130耦接选择器120，用以提供选择