具有数据保留分区的闪速存储器的制造方法
【技术领域】
[0001]本发明一般地涉及闪速EEPROM(电可擦可编程只读存储器)类型的非易失性半导体存储器、它们的形成、结构以及用途，并且具体地涉及一种NAND闪速存储器单元阵列，所述NAND闪速存储器单元阵列包括相比于阵列的其它部分具有更高的数据保留(retent1n)的分区。
【背景技术】
[0002]有许多当今正使用的商业上成功的非易失性存储器产品，特别是以使用闪速EEPROM单元的阵列的小外形的卡的形式。图1中示出了闪速存储器系统的示例，其中存储器单元阵列I连同诸如列控制电路2、行控制电路3、数据输入/输出电路6等的各种外围电路一起被形成在存储器芯片12上。
[0003]一种流行的闪速EEPROM架构利用NAND阵列，其中大量串的存储器单元通过单独的位线和参考电位之间的一个或多个选择晶体管连接。这样的阵列的一部分在图2A的平面图中被示出。BL0-BL4表示与全局垂直金属位线(未示出)的扩散的(diffused)位线连接。尽管在每个串中示出了四个浮置栅极存储器单元，单独的串在一列中通常包括16、32或者更多存储器单元电荷存储元件、诸如浮置栅极。标记为WL0-WL3的控制栅极(字)线和串选择线DSL和SSL在浮置栅极的行之上延伸跨过多个串。控制栅极线和串选择线由多晶硅(多晶硅层2，或者“poly 2，”在图2B中被标记为P2，所述图2B为沿图2A的线A - A的截面)形成。浮置栅极也由多晶硅(多晶硅层1，或者“poly 1，”标记为Pl)形成。控制栅极线通常在浮置栅极之上形成为自对齐堆叠，并且如图2B所示，通过中间的介电层19(也被称为“多晶硅间电介质”或者“iro”)相互电容性地耦合。浮置栅极和控制栅极之间的该电容性的耦合允许通过增加耦合到浮置栅极的控制栅极上的电压而升高浮置栅极的电压。在一列中的单独的单元通过在编程期间使在串中的剩余单元的硬导通(hard turn on)而被读取和验证，通过在其各自的字线上置入相对较高的电压并且在一个选择的字线上置入相对较低的电压，使得流过每个串的电流主要地仅依赖于在选择的字线之下的编址的单元中存储的电荷的水平来进行该硬导通。通常并行地对大量串感测电流，从而沿浮置栅极的行并行地读取电荷水平状态。NAND存储器单元阵列架构及其操作的示例可以在美国专利N0.5，570，315,5, 774，397,6, 046，935 和 7，951，669 中找到。
[0004]非易失性存储器器件还从具有用于存储电荷的介电层的存储器单元中制造。代替之前描述的导电浮置栅极元件，使用了介电层。利用介电存储元件的这样的存储器器件已经由Eitan等人在IEEE电子器件报，第21卷、11号、2000年11月、pp.543-545的“NROM:A Novel Localized Trapping, 2~Bit Nonvolatile Momery Cell” 中描述。ONO 介电层延伸跨过源极和漏极扩散之间的沟道。用于一个数据位的电荷被局限在与漏极相邻的介电层中，并且用于其它数据位的电荷被局限在与源极相邻的介电层中。例如，美国专利N0.5，768，192和6，011，725公开了具有夹在两个二氧化硅层之间的捕获电介质的非易失性存储器单元。通过分开读取在电介质中空间上分隔的电荷存储区域的二进制状态来实现多状态数据存储。
[0005]像所有的集成电路一样，存储器阵列倾向于从一代到下一代具有越来越小的尺寸。这导致了许多问题。在使用电荷存储元件的存储器单元中的一个问题是，较小的单元通常具有较短的数据保留时间。随着尺寸越来越小，所述问题通常变得越来越尖锐。因此，有对具有高数据保留和高存储器单元耐受力的NAND闪速存储器阵列的需求。
【发明内容】
[0006]NAND闪速存储器包括至少两种大小的存储器单元:用于选择的数据的较大的存储器单元，以及用于常规数据的较小的存储器单元。所述较大的存储器单元具有更长的数据保留时间并且在所述数据特别重要和/或所述数据将被长时间保持的情况下、数据可以被存储在较大的存储器单元中。较大的存储器单元对读取-写入循环还具有较好的耐受力并且可以被选择以用于频繁地写入的数据。较大的单元可以被操作为分离的分区。块可以由较大的单元构成或由较小的单元构成，或者可以包括两者。
[0007]一种NAND闪速存储器裸芯的示例包括:第一多个闪速存储器单元，其包括第一物理大小的电荷存储元件；以及第二多个闪速存储器单元，其包括第二物理大小的电荷存储元件，所述第二物理大小大于所述第一物理大小。
[0008]第一多个闪速存储器单元可以各个具有沿位线方向具有第一尺寸的电荷存储元件，并且第二多个闪速存储器单元可以各个具有沿位线方向具有第二尺寸的电荷存储元件，所述第二尺寸大于所述第一尺寸。所述第一尺寸可以是大约等于用于形成所述NAND闪速存储器裸芯的图案化工艺的最小特征大小。所述第一多个闪速存储器单元的电荷存储元件和所述第二多个闪速存储器单元的电荷存储元件可以具有沿字线方向的第三尺寸。所述第一多个闪速存储器单元可以与所述第二多个闪速存储器单元共享位线。所述第一多个闪速存储器单元可以共享具有等于所述第一尺寸的宽度的字线，并且所述第二多个闪速存储器单元可以共享具有等于所述第二尺寸的宽度的字线。
[0009]一种操作NAND闪速存储器裸芯的方法的示例包括:根据至少一个数据属性识别将被存储在所述NAND闪速存储器阵列中的数据；将具有第一数据属性的数据存储在具有第一大小的电荷存储元件的NAND闪速存储器单元中；以及将具有第二数据属性的数据存储在具有第二大小的电荷存储元件的NAND闪速存储器单元中，所述第二大小大于所述第一大小。
[0010]所述第一数据属性可以是数据不被频繁地重新写入并且所述第二数据属性可以是数据被频繁地重新写入。当数据包括如下数据管理信息时所述数据可以被识别为频繁地写入，所述数据管理信息包含FAT、目录或者逻辑到物理的映射信息。所述第一数据属性可以是不被希望长时期存储的数据并且所述第二数据属性可以是被期望长时期存储的数据。当数据包括引导页、文件系统或者固件数据时所述数据可以被识别为被期望长时期存储的数据。具有第一数据属性的所述数据可以被识别为不重要的，并且具有所述第二数据属性的所述数据可以被识别为重要的。
[0011]一种形成NAND闪速存储器裸芯的方法的示例包括:形成第一多个闪速存储器单元，其包括第一物理大小的电荷存储元件；以及形成第二多个闪速存储器单元，其包括第二物理大小的电荷存储元件，所述第二物理大小大于所述第一物理大小。
[0012]所述第一多个闪速存储器单元和所述第二多个闪速存储器单元可以利用相同的工艺步骤以及相同的掩模组形成。所述掩模组中的掩模可以定义具有第一宽度的第一多个字线，并可以定义具有第二宽度的第二多个字线，所述第二宽度大于所述第一宽度。电荷存储元件可以被形成在自对齐堆叠中的字线之下，并且所述第二多个字线的更大的宽度可以定义所述第二物理大小的电荷存储元件的尺寸，所述尺寸大于所述第一物理大小的电荷存储元件的相应的尺寸。
[0013]一种配置NAND闪速存储器裸芯和存储器控制器之间的通信信道的方法的示例包括:开始上电过程；从所述NAND闪速存储器裸芯向所述存储器控制器发送单元大小信息，所述单元大小信息将所述NAND闪速存储器裸芯中的至少一个物理地址识别为对应于比所述NAND闪速存储器裸芯中的其它物理地址更大的NAND闪速存储器单元；以及作为响应，基于所述数据的至少一个属性选择将被发送到所述至少一个物理地址的数据。
[0014]本发明的额外的方面、优点和特征被包括在其示例的下述说明中，所述说明应结合附图。这里所引用的所有的专利、专利申请、文章、技术文献和其它公开物的整体通过引用结合于此。
【附图说明】
[0015]图1是现有技术的存储器系统的框图。
[0016]图2A是现有技术的NAND阵列的平面图。<