以对字线的顺序选择对3d非易失性存储器进行擦除的制作方法
【技术领域】
[0001] 本申请要求2012年8月13日由Costa等提交的题为"EraseFor3D Non-VolatileMemoryWithSequentialSelectionOfWordLines"的美国临时专利申请 第61/682, 600号的优先权，其全部内容通过引用并入本文中。
【背景技术】
[0002] 本发明涉及用于擦除3D非易失性存储设备中的存储单元的技术。
[0003] 近来，已经提出了使用有时被称为位成本可扩展（BiCS)架构的3D堆叠式存储结 构的超高密度存储设备。例如，3DNAND堆叠式存储设备可以由交替的导电层和介电层的 阵列形成。在这些层中钻有存储空穴以同时限定很多存储层。然后通过使用适当的材料填 充存储空穴来形成NAND串。直的NAND串在一个存储空穴中延伸，而管状或U形NAND串 (P-BiCS)包括一对存储单元的竖直列，所述竖直列在两个存储空穴中延伸并且通过底部背 栅而被接合。存储单元的控制栅极由导电层提供。
【附图说明】
[0004] 在不同的附图中，具有相似附图标记的元件指代公共部件。
[0005] 图1A是3D堆叠式非易失性存储设备的立体图。
[0006] 图1B是图1A的3D堆叠式非易失性存储设备100的功能框图。
[0007] 图2A描绘了块200的U形NAND实施方式的顶视图，作为图1A中的BLK0的示例 实现方式，其示出了示例S⑶线子集S⑶L-SB0和S⑶L-SB1。
[0008] 图2B描绘了图2A的块200，其示出了示例字线子集WL3D-SB和WL3S-SB以及示例 位线子集BL-SB0和BL-SB1。
[0009] 图2C描绘了图2A的块200的部分210沿线220的横截面图。
[0010] 图3A描绘了图2C的列C0的区域236的特写图，其示出了漏极侧选择栅极SGD0 和存储单元MC303。
[0011] 图3B描绘了图3A的列C0的横截面图。
[0012] 图4A描绘了图1A的块BLK0的直的NAND串实施方式480的顶视图，其示出了示 例S⑶线子集S⑶L-SB0A和S⑶L-SB1A以及示例位线子集。
[0013] 图4B描绘了图4A的块BLK0,其示出了示例WL线子集WL3-SB以及示例位线子集 BL-SB0A和BL-SB1A。
[0014] 图4C描绘了图4A的块480的部分488沿线486的横截面图。
[0015] 图5A描绘了示例擦除处理的流程图。
[0016] 图5B描绘了在图5A的步骤504中可以使用的示例擦除处理的流程图。
[0017] 图6A描绘了一个示例擦除操作的深度擦除状态、最终擦除状态和较高数据状态 的阈值电压分布。
[0018] 图6B描绘了另一示例擦除操作的软件擦除状态和较高数据状态的阈值电压分 布。
[0019] 图6C描绘了擦除操作中的一系列擦除脉冲和验证脉冲，其中Verase在连续的擦 除验证迭代中升高。
[0020] 图7A至图7F描绘了在擦除操作的擦除验证迭代的擦除部分期间的示例电压。
[0021] 图7A描绘了对于双侧擦除中的位线和源极线或者对于单侧擦除中的源极线的示 例电压。
[0022] 图7B描绘了对于双侧擦除中的SGD晶体管和SGS晶体管或者对于单侧擦除中的 SGD晶体管的示例电压。
[0023] 图7C描绘了对于距NAND串的受驱端最近的控制栅极的示例控制栅极电压。
[0024] 图7D描绘了对于距NAND串的受驱端最远的控制栅极的示例控制栅极电压。
[0025] 图7E描绘了与图7C-致的沟道区域中的沟道电压712以及与图7D-致的沟道 区域中的沟道电压714。
[0026] 图7F描绘了基于从图7E的波形712中减去图7C中的波形708的沟道区域中的 隧穿电压716,以及基于从图7E的波形714中减去图7D中的波形710的沟道区域中的隧穿 电压718。
[0027] 图8A至图8C描绘了在擦除操作的擦除验证迭代的验证部分中的电压。
[0028] 图8A描绘了位线电压800。
[0029] 图8B描绘了SGS晶体管和S⑶晶体管电压802。
[0030] 图8C描绘了未选中的字线电压804和选中的字线电压806。
[0031]图9A描绘了针对双侧擦除的根据存储元件的位置的擦除周期的开始时间的延 迟。
[0032]图9B描绘了针对双侧擦除的根据存储元件的位置的擦除周期的持续时间。
[0033]图9C描绘了针对单侧擦除的根据存储元件的位置的擦除周期的开始时间的延 迟。
[0034]图9D描绘了针对单侧擦除的根据存储元件的位置的擦除周期的持续时间。
[0035]图10A描绘了使用与选择字线擦除和全部字线擦除相比的顺序字线擦除获得的 均匀擦除深度。
[0036] 图10B描绘了与图10A中的条形图的集合1006 -致的使用与选择字线擦除和全 部字线擦除相比的顺序字线擦除获得的变狭窄的Vth分布。
[0037] 图11A描绘了在双侧擦除期间在U形NAND中的空穴和电子的移动。
[0038] 图11B描绘了在单侧擦除期间在U形NAND中的空穴和电子的移动。
【具体实施方式】
[0039] 可以以多个块布置3D堆叠式非易失性存储设备，其中通常一次对一个块执行擦 除操作。擦除操作可以包括多个擦除验证迭代，多个擦除验证迭代被执行直到对于所述 块而言验证条件满足为止（在该点处擦除操作结束）。在一种方法中，存储设备包括NAND 串，该NAND串在一端具有漏极侧选择栅极（SGD)晶体管以及在另一端具有源极侧选择栅极 (SGS)晶体管。选择栅极晶体管在擦除操作中起重要作用，这是因为它们用于生成用以在合 理的时间帧内对NAND串的浮体进行充电的足够量的栅极感应漏极泄漏（GIDL)电流。GIDL 与选择栅极晶体管的漏极栅极电压（Vdg)成比例地增加。然而，在擦除操作期间遇到各种 挑战。
[0040] 存储设备中的擦除速度受充电时间显著影响，充电时间又受沟道电势、隧穿速度 与GIDL电流之间的复杂交互的影响。例如，由于在串的端处的选择栅极处生成GIDL，所以 预计更靠近串的端的沟道的区域充电更快。此外，在隧穿开始时会发生沿沟道的电压降落。 在隧穿期间，空穴从沟道穿过隧穿层并且行进至存储元件的电荷捕获层。在那里空穴与电 子重新结合以减少电荷捕获层中的电荷，从而擦除存储元件。更复杂的是，在其中形成沟道 的存储空穴通常具有由于加工过程导致底部比顶部直径更小的圆柱形形状。
[0041] 针对块和子块擦除提出了字线顺序选择技术，其可以例如通过使擦除分布变狭窄 来改进擦除性能。一方面，按顺序、一个接一个地启动对串中的存储元件的擦除，以使得以 相应的变化的擦除周期来擦除存储元件。例如，对于距串的受驱端更近的存储元件与对于 距串的受驱端更远的存储元件相比可以更快地启动擦除。这为沿串的沟道的不同区域充电 至公共预充电电平提供了足够的时间。对于距串的受驱端越来越远的存储元件，可以通过 增加更小的增量来增加开始时间。
[0042] 另一方面，使用不同的擦除周期，以使得对于距串的受驱端更近的存储元件与对 于距串的受驱端更远的存储元件相比，擦除周期更短。也可以结合这两方面。各种其他方 面会由于以下论述而变得明显。字线顺序选择技术的性能优于诸如选择字线擦除（在选择 字线擦除中，一次擦除一个字线）和全部字线擦除（在全部字线擦除中，以同一擦除周期擦 除全部字线）的其他擦除技术。
[0043]擦除技术可以用于擦除存储元件的整个块或者擦除在存储元件的集合中的存储 元件的一个或更多个子集。例如，子集可以是与公共位线、公共SGD线或公共字线关联的存 储元件的组。可以在其满足验证条件（例如具有不大于最大容许量的失败位）时对每个子 集进行抑制。失败位可以是在给定擦除验证迭代中未通过验证测试的存储元件，例如，其 Vth未低于Vv_erase的存储单元。
[0044]优点包括变紧密的擦除分布、提高的擦除速度以及改进的沟道电势升压，并且提 高了选择栅极晶体管（选择器件）的可靠性。
[0045] 图1A是3D堆叠式非易失性存储设备的立体图。存储设备100包括衬底101。衬 底上是存储单元的示例块BLK0和BLK1以及具有用于由块来使用的电路的外围区域104。 衬底101还可以承载所述块下的电路以及沿导电路径被图案化以承载电路的信号的一个 或更多个下部金属层。所述块形成在存储设备的中间区域102中。在存储设备的上部区域 103中，一个或更多个上部金属层沿导电路径被图案化以承载电路的信号。每个块包括存储 单元的堆叠区，其中堆叠的交替电平表示字线。在一种可能的方法中，每个块具有相对的分 层的侧面，竖直触点从所述侧面向上延伸至上部金属层以形成至导电路径的连接。尽管以 两个块为例进行描述，但是可以使用沿x方向和/或y方向延伸的附加块。
[0046] 在一种可能的方法中，平面沿x方向的长度表示至字线的信号路径在所述一个或 更多个上部金属层中延伸的方向（字线方向或SGD线方向），平面沿y方向的宽度表示至位 线的信号路径在所述一个或更多个上部金属层中延伸的方向（位线方向）。z方向表示存 储设备的高度。
[0047] 图1B是图1A的3D堆叠式非易失性存储设备100的功能框图。存储设备100可 以包括一个或更多个存储器管芯108。存储器管芯108包括存储元件的3D(三维）存储器 阵列126,该存储器阵列126例如包括块BLK0和BLK1、控制电路110以及读/写电路128。 存储器阵列126通过字线经由行解码器124以及通过位线经由列解码器132可寻址。读/ 写电路128包括多个感测块130 (感测电路），并且使得能够对一页存储元件并行地读取或 编程。通常，控制器122与所述一个或更多个存储器管芯108包括在同一存储设备100 (例 如，可移除存储卡）中。命令和数据经由线路120在主机与控制器122之间以及经由线路 118在控制器与所述一个或更多个存储器管芯108之间传输。
[0048] 控制电路110与读/写电路128配合以对存储器阵列126执行存储操作，并且控 制电路110包括状态机112、片上地址解码器114以及电力控制模块116。状态机112提供 对存储操作的芯片级控制。片上地址解码器114提供由主机或存储控制器使用的地址与由 解码器124和132使用的硬件地址之间的地址接口。电力控制模块116控制在存储操作期 间被供应至字线和位线的电力和电压。电力控制模块116可以包括用于字线层和字线层部 分的驱动器、漏极侧和源极侧选择栅极驱动器（例如，称为存储单元的串（例如NAND串） 的漏极侧和源极侧或端）以及源极线。在一种方法中，感测块130可以包括位线驱动器。
[0049] 在一些实现方式中，可以将部件中的一些部件进行组合。在各种设计中，可以将除 存储器阵列126之外的部件中的一个或更多个部件（单独地或组合地）