半导体装置、预写程序以及复原程序的制作方法
【技术领域】
[0001]本发明涉及半导体装置、预写程序以及复原程序，涉及例如包含保存互补数据的两个非易失性存储单元的半导体装置、用于擦除互补数据的预写程序以及互补数据的复原程序。
【背景技术】
[0002]以往，公知有包含保存互补数据的两个非易失性存储单元的半导体装置。
[0003]例如，在日本特开2008-117510号公报(专利文献I)中记载的半导体装置具备:存储阵列(19)，具有多个能够分别进行电改写的第I存储元件(MCl)和第2存储元件(MC2)作为I比特的双单元(twin cells)，所述第I存储元件(MCl)和第2存储元件(MC2)通过快速擦除(flash erase)型负阈值电压的差异保存二值数据且由于所保存的二值数据的差异而存储特性存在差异；和读取电路(SA)，对从读取并选择的双单元的第I存储元件和第2存储元件输出的互补数据进行差分放大并判定双单元的存储信息。
[0004]现有技术文献
[0005]专利文献
[0006]专利文献1:日本特开2008-117510号公报
【发明内容】
[0007]发明所要解决的课题
[0008]但是，在记载于日本特开2008-117510号公报(专利文献I)的双单元中，通过双单元数据的擦除，两个单元的阈值电压都成为小的状态。此时，双单元数据擦除前的写入状态下的两个单元的阈值电压的差有时在双单元数据的擦除后也残留。
[0009]对于用户，存在如下情况:为了简单地写入新数据(用于腾出空间)而希望擦除双单元数据的情况；以及为了机密保存而希望擦除双单元数据的情况。在前者的情况下，即使两个单元的阈值电压的差在双单元数据擦除后残留也不会成为问题。但是，在后者的情况下，当两个单元的阈值电压的差在双单元数据擦除后残留时，存在如下问题:双单元数据擦除前的写入状态被读取，在机密保存这一点上并不优选。
[0010]通过本说明书的记载和附图明确其他课题和新的特征。
[0011]用于解决课题的手段
[0012]根据本发明的一种实施方式，控制电路在接受了第I擦除指令时，对使第I存储元件的阈值电压和第2存储元件的阈值电压都增加的第I预写处理的执行进行控制，之后，直到第I存储元件的阈值电压和第2存储元件的阈值电压变得比预定的擦除校验电平小为止，对使第I存储元件的阈值电压和第2存储元件的阈值电压都减少的擦除处理的执行进行控制。控制电路在接受了第2擦除指令时，对使第I存储元件和第2存储元件中的一方的阈值电压增加的第2预写处理的执行进行控制，之后，对擦除处理的执行进行控制。
[0013]发明效果
[0014]根据本发明的一种实施方式，能够满足用户为了简单地重新写入数据(用于腾出空间)而要求双单元数据的擦除的情况和用户为了机密保存而要求双单元数据的擦除的情况这双方的要求。
【附图说明】
[0015]图1是示出第I实施方式的半导体装置的结构的图。
[0016]图2是示出第I实施方式的半导体装置的动作顺序的流程图。
[0017]图3是示出第2实施方式的微型计算机的结构的图。
[0018]图4是示出闪存模块的结构的图。
[0019]图5(a)是示出对分栅型闪存元件施加的偏压的例子的图。图5(b)是对使用热载流子写入方式的叠栅型闪存元件施加的偏压的例子的图。图5(c)是示出对使用FN隧穿写入方式的叠栅型闪存元件施加的偏压的例子的图。
[0020]图6(a)是示出双单元数据存储“O”的状态的图。图6(b)是示出双单元数据存储“I”的状态的图。图6(c)是示出双单元数据的初始化状态的图。
[0021]图7是示出正写入数据锁存电路的结构的图。
[0022]图8是示出负写入数据锁存电路的结构的图。
[0023]图9是示出第2实施方式的双单元数据的程序的顺序的流程图。
[0024]图10(a)是示出程序数据为“I”的情况下的写入时的阈值电压的变化的图。图10(b)是示出程序数据为“O”的情况下的写入时的阈值电压的变化的图。
[0025]图11是示出第2实施方式的双单元数据的区段式擦除I的顺序的流程图。
[0026]图12(a)是示出从数据“I”存储状态执行了区段式擦除I时的阈值电压的变化的图。图12(b)是示出从数据“O”存储状态执行了区段式擦除I时的阈值电压的变化的图。
[0027]图13是示出第2实施方式的双单元数据的区段式擦除2的顺序的流程图。
[0028]图14是示出第2预写处理的顺序的流程图。
[0029]图15(a)和图15(b)是示出在开头区域和中间区域执行第2预写，之后执行了擦除处理时的阈值电压Vth的变化的图。
[0030]图16(a)?⑷是示出在开头区域和中间区域以外的区域执行第2预写，之后执行了擦除处理时的阈值电压Vth的变化的图。
[0031]图17是示出第2实施方式的双单元数据的复原的顺序的流程图。
[0032]图18是示出预写程序的处理顺序的图。
[0033]图19是示出复原程序的处理顺序的图。
【具体实施方式】
[0034]以下，使用附图对本发明的实施方式进行说明。
[0035][第I实施方式]
[0036]图1是示出第I实施方式的半导体装置的结构的图。
[0037]该半导体装置100具有存储阵列101和控制电路105。
[0038]存储阵列101包含多个双单元104。双单元104由通过阈值电压Vth的差异而保存二值数据(双单元数据)并且能够分别进行电改写的第I存储元件102和第2存储元件103构成。
[0039]控制电路105对双单元数据的擦除进行控制。
[0040]控制电路105在接受了从外部发送来的第I擦除指令时，对使第I存储元件102的阈值电压Vth和第2存储元件103的阈值电压Vth都增加的第I预写处理的执行进行控制。之后，到第I存储元件102的阈值电压Vth和第2存储元件103的阈值电压Vth变得比预定的擦除校验电平小为止，控制电路105对使第I存储元件102的阈值电压Vth和第2存储元件103的阈值电压Vth都减少的擦除处理的执行进行控制。
[0041]控制电路105在接受了从外部发送来的第2擦除指令时，对使第I存储元件102和第2存储元件103中的一方的阈值电压Vth增加的第2预写处理的执行进行控制。之后，到第I存储元件102的阈值电压Vth和第2存储元件103的阈值电压Vth变得比预定的擦除校验电平小为止，控制电路105对使第I存储元件102的阈值电压Vth和第2存储元件103的阈值电压Vth都减少的擦除处理的执行进行控制。
[0042]图2是示出第I实施方式的半导体装置的动作顺序的流程图。
[0043]在步骤S901中，在从外部向控制电路105输入了第I擦除指令时，处理前进到步骤 S902。
[0044]在步骤S904中，在从外部向控制电路105输入了第2擦除指令时，处理前进到步骤 S905。
[0045]在步骤S902中，控制电路105对第I预写处理的执行进行控制。在步骤S905中，控制电路105对第2预写处理的执行进行控制。
[0046]在执行步骤S902和步骤S905之后，在步骤S903中，控制电路105对擦除处理的执行进行控制。
[0047]如以上所述，根据本实施方式，通过第I擦除指令，用户能够为了简单地写入新的数据而进行双单元数据的擦除，通过第2擦除指令，用户能够进行保存了机密的双单元数据的擦除。
[0048][第2实施方式]
[0049]图3是示出第2实施方式的微型计算机I (半导体装置)的结构的图。
[0050]图3所示的微型计算机(MCU) I例如通过互补型MOS集成电路制造技术等而形成在如单晶硅这样的一个半导体芯片上。
[0051]关于微型计算机1，虽然不特别限制，但是具有高速总线HBUS和外围总线PBUS。关于高速总线HBUS和外围总线PBUS，虽然不特别限制，但是分别具有数据总线、地址总线以及控制总线。通过设置两个总线，与在公用总线上共同连接所有的电路的情况相比，能够减轻总线的负荷并保证高速存取动作。
[0052]在高速总线HBUS上连接具有命令控制部和执行部而执行命令的中央处理装置(CPU) 2、直接内存访问控制器(DMAC) 3、进行高速总线HBUS与外围总线PBUS之间的总线接口控制或总线桥接控制的总线接口电路(BIF) 4。
[0053]在高速总线HBUS上进一步连接在中央处理装置2的工作区域等利用的随机存取存储器(RAM) 5和存储数据、程序的作为非易失性存储模块的闪存模块(FMDL) 6。
[0054]在外围总线PBUS上连接进行对闪存模块(FMDL) 6的指令访问控制的快闪定序器(FSQC) 7、外部输入输出端口(PRT)8、9、定时器(TMR)1以及生成用于控制微型计算机I的内部时钟CLK的时钟脉冲发生器(CPG) 11。
[0055]而且，微型计算机I具有在XTAL/EXTAL上连接谐振器或供给外部时钟的时钟端子、指示待机状态的外部硬件待机端子STB、指示重置的外部重置端子RES、外部电源端子Vcc及外部接地端子Vss。
[0056]此处，由于使用其他CAD工具设计作为逻辑电路的快闪定序器7和阵列结构的闪存模块6，因此为了方便而作为单独的电路块来进行了图示，但是双方合起来构成一个闪存。闪存模块6经由读取专用的高速接入端口(HACSP)与高速总线HBUS连接。CPU2或DMAC3能够从高速总线HBUS通过高速接入端口对闪存模块6进行读取访问。在对闪存模块6进行写入和初始化访问时，CPU2或DMAC3通过总线接口 4而经由外围总线PBUS对快闪定序器7发送指令。由此，快闪定序器7从外围总线PBUS通过低速接入端口(LACSP)而进行闪存模块6的初始化和写入动作的控制。
[0057](闪存模块)
[0058]图4是示出闪存模块6的结构的图。
[0059]闪存模块6使用两个非易失性存储单元进行I比特的信息的存储。即，存储阵列MARY具有多个能够分别进行改写的两个非易失性存储单元MCP、MCN来作为I比特的双单元TC。在图4中，代表性地仅示出一对。在本说明书中，将存储单元MCP称为正单元、将存储单元MCN称为负单元。存储阵列MARY被分割为四个存储矩阵(Memory mat)MATO?MAT3。此处，一个存储矩阵MAT的大小为8K字节。
[0060]非易失性存储单元MCP、MCN例如为图5 (a)所例示的分栅型闪存元件。该存储元件具有隔着栅绝缘膜配置在源区/漏区之间的沟道形成区域上的控制栅CG和存储栅MG。在存储栅MG与栅绝缘膜之间配置有氮化硅等的电荷捕获区域(SiN)。选择栅侧的源区或漏区连接在位线BL(SBLP或SBLN)，存储栅侧的源区或漏区连接在源线SL。
[0061]为了降低存储单元的阈值电压VthJi BL = 1.5V、CG = 0V、
[0062]MG = -10V、SL = 6、WELL = OV，电子通过阱区(WELL)与存储栅MG之间的高电场而从电荷捕获区域(SiN)抽出到阱区(WELL)。该处理单位成为共享存储栅MG的多个存储单元。
[0063]为了提高存储单元的阈值电压VthJi BL = 0V、CG = 0.9V、MG = 10V、SL = 6、WELL = 0V,写入电流从源线SL流入到位线，由此在控制栅CG与存储栅MG的边界部分产生的热电子注入到电荷捕获区域(SiN)。电子的注入是通过是否流过位线电流而决定，因此该处理是以比特为单位来控制。