[0064]读取是在BL = 1.5V、CG = 1.5V、MG = 0V、SL = 0V、WELL = OV 下进行。如果存储单元的阈值电压Vth低，则存储单元成为接通状态，如果阈值电压Vth高，则成为断开状
??τ O
[0065]存储元件不限定于分栅型闪存元件，可以是图5(b)、图5(c)中所例示的叠栅型闪存元件。该存储元件是在源区/漏区之间的沟道形成区域之上隔着栅绝缘膜堆叠浮动栅FG和控制栅WL而构成。在图5(b)中，通过热载流子写入方式提高阈值电压Vth，通过向阱区WELL放出电子而降低阈值电压Vth。在图5(c)中，通过FN隧穿写入方式提高阈值电压Vth，通过向位线BL放出电子而降低阈值电压Vth。
[0066]向上述存储栅MG、控制栅CG、源线SL、WELL、位线BL施加的电压通过快闪定序器7的控制而在电源电路VPG中生成而被供给。
[0067]在以下的说明中，将存储元件作为分栅型闪存元件进行说明。
[0068]由非易失性存储单元MCP、MCN构成的一个双单元TC的信息存储是通过在非易失性存储单元MCP、MCN中存储互补数据来进行。
[0069]S卩，存储单元MCP、MCN能够分别保存单元数据“I”(低阈值电压状态；阈值电压比擦除校验电平小的状态)或单元数据“O” (高阈值电压状态；阈值电压为擦除校验电平以上的状态)。
[0070]如图6 (a)所示，双单元数据“O”为正单元MCP保存单元数据“0”、负单元MCN保存单元数据“I”的状态。如图6(b)的所示，双单元数据“I”为正单元MCP保存单元数据“1”、负单元MCN保存单元数据“O”的状态。如图6 (c)所示，双单元的正单元MCP和负单元MCN都保存单元数据“ I ”的状态为初始化状态。初始化状态也称为空白擦除状态。
[0071]不能直接在双单元数据“O”状态与双单元数据“I”的状态之间进行过渡，不得不经过空白擦除状态来作为中间状态。
[0072]将从双单元数据“O”的状态和双单元数据“ I ”的状态成为初始化状态的过程称为双单元数据的擦除。在擦除动作中，一次性擦除擦除对象块，因而成为正单元MCP和负单元MCN双方都保存单元数据“ I ”的状态。另外，使从初始化状态成为双单元数据“ I ”保存状态或双单元数据“ O ”保存状态的过程称为双单元数据的正常写入。
[0073]在图4中代表性地示出的双单元的存储单元MCP、MCN中，存储栅MG与公用的存储栅选择线MGL连接，控制栅CG与公用的字线WL连接。存储单元MCP、MCN的源极与公用的源线SL连接。实际上，大部分的双单元被矩阵配置，以行方向的排列为单位与对应的存储栅选择线MGL和字线WL连接。
[0074]存储单元MCP、MCN的漏极端子以列为单位与副位线SBLP、SBLN连接，通过副位线选择器SELP、SELN而与主位线MBLP、MBLN连接。在各个主位线MBLP、MBLN上，通过副位线选择器SELP、SELN分层化并连接有多个副位线SBLP、SBLN。
[0075]通过第I行解码器RDECl来选择字线WL。通过第2行解码器RDEC2来选择存储栅选择线MGL和副位线选择器SELP、SELN。关于第I行解码器24和第2行解码器25的选择动作，在读取并访问中是根据供给到HACSP的地址信息等进行，在数据的写入动作和初始化动作中根据供给到LACSP的地址信息等进行。
[0076]电源电路VPG生成读取、写入、初始化所需的各种动作电压。定时发生器TMG根据从CPU2等供给到HACSP的访问选通信号、从FSQC7供给到LACSP的访问指令等，生成规定内部动作时机的内部控制信号。
[0077]副位线选择器SELP、SELN通过SG信号而被接通/断开，在读取/写入/擦除时有效。主位线MBLP、MBLN将包含在Y选择部122中的Y选择器经由YSELP、YSELN连接在包含于读出放大器电路121中的读出放大器SA。
[0078]Y选择器YSELP、YSELN根据在读取/写入时通过地址而被解码的结果，选择要连接的主位线MBLP、MBLN。读出放大器SA从与所选择的主位线MBLP、MBLN连接的正单元MCP和负单元MCN的阈值电压Vth的差读取双单元数据。
[0079]在图4的例子中，配置有32个检测放大器SA，是在8比特数据中分配了 I个地址的存储数据。因此，成为通过一次访问而并列地读取4个地址的数据的结构。
[0080]由读出放大器SA读取的存储数据通过输出缓冲器OBUF而被输出到数据总线D (31:0)。输出到数据总线D (31:0)的数据被输出到输入输出电路10BUF。输出缓冲器OBUF具有接受来自各读出放大器SA的输出的缓冲器BO?B31。
[0081]输入输出电路1BUF将由读出放大器SA读取的数据输出到外部，或者在写入时对从闪存模块6的外部输入的写入数据进行处理。
[0082]列解码器⑶EC在写入时通过C2信号而使改写列选择器MC2GP、MC2GN接通，输入输出电路1BUF通过信号线DOP、DON对正写入数据锁存电路WDLP和负写入数据锁存电路WDLN设置数据。列解码器⑶EC的选择动作根据供给到LACSP的地址信息等来进行。
[0083]在想要对双单元TC写入“O”数据时，对正写入数据锁存电路WDLP设置“O”数据，对负写入数据锁存电路WDLN设置“ I ”数据。电流流过与设置有“O”数据的正写入数据锁存电路WDLP连接的正单元MCP而正单元MCP的阈值电压Vth上升。另一方面，由于电流没有流过与设置有“ I ”的负写入数据锁存电路WDLN连接的存储单元MCN，因此负单元MCN的阈值电压Vth不会上升。
[0084]在想要对双单元TC写入“I”数据时，对包含在写入锁存部123中的正写入数据锁存电路WDLP设置“I”数据，对包含在写入锁存部123中的负写入数据锁存电路WDLN设置“O”数据。电流流过与设置有“O”数据的负写入数据锁存电路WDLN连接的负单元MCN而负单元MCN的阈值电压Vth上升。另一方面，由于电流没有流过与设置有“I”的正写入数据锁存电路WDLP连接的存储单元MCP，因此正单元MCP的阈值电压Vth不会上升。
[0085]在擦除双单元数据时，以8K字节的存储矩阵为单位来实施，对存储矩阵的双单元TC施加擦除电压。控制电路120以对SG、MG、SL、WELL施加擦除电压的方式进行控制。
[0086]主位线MBLP，MBLN分别通过由Cl信号控制的校验选择器MC1GP、MClGN与校验部124的校验电路VERC连接。
[0087]在实施了存储器的擦除或写入时，校验电路VERC判定存储单元的阈值电压Vth是否超过了规定的值。校验结果被输出到控制电路120，由控制电路120判定是否需要反复的脉冲施加。在写入实施时的校验时，由于判定存储单元的阈值电压是否超过了规定的值，因此能够设定第I写入校验电压WVERl和第2写入校验电压WVER2中的任意一个。在第I写入校验电压WVERl与第2写入校验电压WVER2之间，存在WVER1〈WVER2的关系。
[0088]校验电路VERC具有正校验检测放大器VSP和负校验检测放大器VSN。
[0089]正校验检测放大器VSP对主位线MBLP的电压与参照电压的大小进行比较。作为参照电压，在正常的写入时供给第I写入校验电压WVER1，在区段式擦除2中的第2预写处理时供给第2写入校验电压WVER2，在擦除时供给擦除校验电压EVER。
[0090]负校验检测放大器VSN对主位线MBLN的电压和参照电压进行比较。作为参照电压，在正常的写入时供给第I写入校验电压WVER1，在区段式擦除2中的第2预写处理时供给第2写入校验电压WVER2，在擦除时供给擦除校验电压EVER。
[0091](写入锁存电路)
[0092]图7是示出正写入数据锁存电路WDLP的结构的图。
[0093]正写入数据锁存电路WDLP包含数据保存部91和设定部92。
[0094]数据保存部91包含交替连接的逆变器IVl和逆变器IV2。
[0095]逆变器IVl的输入和逆变器IV2的输出与信号线DOP连接，该信号线DOP与输入输出电路1BUF连接。逆变器IV1的输出和逆变器IV2的输入与节点ND1连接。
[0096]设定部92包含设置在电源电压VDD与接地电压Vss之间的P沟道M0S晶体管P1、P2和N沟道M0S晶体管N1、N2、N3。
[0097]P沟道M0S晶体管P1的栅极接受程序脉冲有效信号的反转信号/enable。P沟道M0S晶体管P2的栅极和N沟道M0S晶体管N1的栅极与节点ND1连接。N沟道M0S晶体管N2的栅极接受程序脉冲有效信号enable。N沟道M0S晶体管N3的栅极接受脉冲PLS。
[0098]在从输入输出电路10BUF通过信号线D0P发送的数据为“ 1 ”时，节点ND1的数据、即写入锁存数据成为“L”电平，主位线MBLP的电压成为VDD。
[0099]在从输入输出电路10BUF通过信号线D0P发送的数据为“0”时，节点ND1的数据、即写入锁存数据成为“H”电平，在写入脉冲WPLS被激活的期间，主位线MBLP与接地电压Vss连接，在主位线MBLP中流过写入电流。
[0100]图8是示出负写入数据锁存电路WDLN的结构的图。
[0101]负写入数据锁存电路WDLN包含数据保存部93和设定部94。
[0102]数据保存部93包含交替连接的逆变器IV3和逆变器IV4。
[0103]逆变器IV3的输入和逆变器IV4的输出与信号线DON连接，该信号线DON与输入输出电路10BUF连接。逆变器IV3的输出和逆变器IV4的输入与节点ND2连接。
[0104]设定部94包含设置在电源电压VDD与接地电压Vss之间的P沟道M0S晶体管P3、P4和N沟道M0S晶体管N4、N5、N6。
[0105]P沟道M0S晶体管P3的栅极接受程序脉冲有效信号的反转信号/enable。P沟道M0S晶体管P4的栅极和N沟道M0S晶体管N4的栅极与节点ND2连接。N沟道M0S晶体管N5的栅极接受程序脉冲有效信号enable。N沟道M0S晶体管N6的栅极接受脉冲PLS。
[0106]在从输入输出电路10BUF通过信号线DON发送的数据为“ 1 ”时，节点ND2的数据、即写入锁存数据成为“L”电平，主位线MBLN的电压成为VDD。
[0107]在从输入输出电路10BUF通过信号线DON发送的数据为“0”时，节点ND2的数据、即写入锁存数据成为“H”电平，在写入脉冲WPLS被激活的期间，主位线MBLN与接地电压Vss连接，在主位线MBLN上流过写入电流。
[0108](双单元数据的程序(正常的写入))
[0109]图9是示出第2实施方式的双单元数据的程序(也称为正常的写入)的顺序的流程图。图10(a)是示出程序数据为“1”的情况下的写入时的阈值电压Vth的变化的图。图10(b)是示出程序数据为“0”的情况下的写入时的阈值电压Vth的变化的图。
[0110]在步骤S101中，来自CPU2的程序指令、程序地址、程序数据被输入到闪存模块6。根据所输入的程序地址，通过第1行解码器RDEC1、第2行解码器RDEC2以及列解码器⑶EC选择双单元TC。列解码器⑶EC通过C2信号而将改写列选择器MC2GP、MC2GN接通，输入输出电路10BUF经由信号线DOP、DON而根据所输入的程序数据对正写入数据锁存电路WDLP和负写入数据锁存电路WDLN设置数据。
[0111]在步骤S102中，控制电路120开始写入。
[0112]在步骤S103中，控制电路120将MG、CG、SL设定成图5(a)所示的写入偏压(使