专利名称：铁电场效应晶体管及其制备方法
技术领域：
本发明属于微电子器件领域，具体涉及一种铁电场效应晶体管，特别是一种非易失性、Ag/BIT栅铁电场效应晶体管；本发明还涉及该铁电场效应晶体管的制备方法。
Watanabe等人(见Yukio Watanabe，Mitsuru Tanamura，YasuakiMatsumoto.Memory retention and switching speed of ferroelectricfield effect in (Pb，La)(Ti，Zr)O3/La2CuO4Sr heterstructure.Jpn.J.Appl.Phys.1996，35(2B)1564-1568.)采用PLZT和钙钛矿结构的半导体材料(渗Sr的La2CuO4)，分别作为栅极绝缘体和栅区半导体，在绝缘体基片SrTiO3(100)上制作了铁电场效应管的原型，据称其信号保持时间可达一月左右。但由于这种结构的铁电场效应晶体管是制作在绝缘体基片上的，所以完全无法实现与半导体集成电路工艺的兼容。
Kim(见Kwang-Ho Kim，Metal-Ferroelectric-Semiconductor(MFS)FET’s Using LiNbO/Si(100)Structures for Nonvolatile MemoryApplication.204-206 IEEE ELECTRON DEVICE LETTERS，Vol.19，NO.6，JUNE 1998.)以LiNbO为栅介质，采用RF磁控溅射工艺和半导体硅平面工艺，制作了LiNbO/Si(100)结构的FFET。该FFET的读写电压和记忆窗口分别为0.5v和1.0v，但由于栅介质LiNbO采用RF磁控溅射工艺，有源区尺寸过大(50μm×500μm)，也难以达到当今亚微米的IC工艺的设计要求。
Scott [见J.F.Scott.Ferroelectric Memories Today.Ferro-electrics，2000，236(1-4)247-258.]和Ishiwara [见HiroshiIshiwara.Current Status of FET-Type Ferroelectric Memories.Porc.22ndIntenational Conference on Microelectrionics(Miel 2000)，Vol2，423-427，Nis，Serbia，14-17 May，2000]在其文章中对近期国外FFET的研究进展进行了总结。文献指出目前，FFET多采用MFS和MFIS两种结构，栅介质一般多采用Pb(Zr，Ti)O3或SrBi2Ta2O9铁电薄膜。Pb(Zr，Ti)O3(简称PZT)铁电薄膜，是迄今研究得最多的铁电薄膜材料之一。尽管它具有较大的剩余极化Pr(约45～50μC/cm2)和较大的介电常数，但在高温淀积PZT薄膜时，PZT与Si基片之间存在着较严重的界面反应和互扩散，即使淀积温度低于400℃，Pb与Si的互扩散仍可能发生。所以，在FFET中，不宜直接采用PZT/Si结构。SrBi2Ta2O9铁电薄膜是迄今疲劳特性最好的铁电薄膜材料，其漏电流密度一般低于10-8A/cm2，具有良好的电绝缘性能，成为FFET热点候选材料之一。但是作为一种新型材料，硅基SrBi2Ta2O9铁电薄膜的制备工艺还不完善，还有很多问题急需解决。
此外，在国际上有Motorola、Siemens公司、日本及韩国的一些研究小组取得了一些进展，实现了NDRO，但存储性能与实用化的要求相比，还有较大距离，主要表现在漏电流大(5V下J＞10-6A/cm2)，保持力差(不超过1个月)，且与半导体IC工艺兼容性差。
为实现上述发明目的，铁电场效应晶体管由衬底、源区、漏区和位于源区与漏区之间的栅区组成，衬底为(100)晶向的P型单晶硅片，源区和漏区为N+离子注入区，并嵌入衬底的表面，栅区为钛酸铋Bi4Ti3O12薄膜层，并位于衬底的上表面，源区、栅区和漏区表面均有一层Ag电极，分别构成源极、栅极和漏极。
上述铁电场效应晶体管的制备方法包括依次进行的下述步骤(1)清洗Si基片；(2)在Si基片上涂布光刻胶、曝光、显影，得到套刻标记图形后，再刻蚀，得到套刻标记凹痕；(3)涂布光刻胶，光刻形成源区和漏区的注入窗口；(4)进行N+离子注入，形成源区和漏区；(5)采用Sol-Gel工艺进行N+离子注入的衬底基片表面淀积BIT铁电薄膜；(6)刻蚀掉源区和漏区上方的BIT铁电薄膜，得到源、漏电极窗口；(7)采用直流磁控溅射方法镀Ag金属层，反刻Ag金属层得到源、漏、栅极。
本发明以Bi4Ti3O12(BIT)铁电薄膜作为存储栅介质，在有源区形成Ag/BIT/p-Si的MFS结构，成功制备了具有一定存储特性的Ag/BIT栅铁电存储场效应晶体管。同时，由于采用了BIT铁电存储栅介质，有效地克服了一般铁电存储场效应器件界面特性差、易疲劳的缺点，使铁电存储场效应晶体管的信息存储时间大大延长。其次，本发明以Bi4Ti3O12(BIT)铁电薄膜直接作场区介质层，在制备铁电薄膜栅的同时，形成场区掩蔽介质，以减少氧化工艺。并采用离子注入工艺形成晶体管的源、漏区，注入掩膜采用光刻胶，大大简化了制作工艺，并能有效地提高器件的成品率。在简化工艺的同时，仍保持了MFS结构存储器件的优点，能够更好地与标准IC工艺兼容(FFET的制作全部采用标准微电子工艺)，晶体管有源区最小尺寸为6μm×6μm，最小工作电压仅为2v)，便于大规模集成。再次，本发明铁电存储场效应晶体管采用非破坏性读出(NDRO)的工作模式，不仅实现了非易失性存储，而且克服了铁电随机存储器(FRAM)破坏性读出的缺点，并在很大程度上简化了外围读写电路的设计。在具体实施方式
部分将结合附图从几个方面对本发明技术效果作具体的分析说明。
具体实施例方式
下面结合附图对本发明作进一步详细的说明。
如
图1所示，铁电场效应晶体管可划分为若干个相同的单元段，所述单元段由衬底1、源区2、漏区4和位于源区2与漏区4之间的栅区3组成，衬底1为(100)晶向的P型单晶硅片，源区2和漏区4为N+离子注入区，并嵌入衬底1的表面，栅区3为钛酸铋Bi4Ti3O12薄膜，位于衬底1的上表面，源区2、栅区3和漏区4表面均有一层Ag电极，分别构成源极5、栅极6和漏极7。
铁电场效应晶体管的制备是一个复杂的工艺过程，主要涉及光刻技术、离子注入技术、薄膜制备技术。由于工艺过程复杂，制备精度要求高，必须首先设计一套简单易行、便于操作的工艺流程。至于光刻时使用的掩膜版，由于整个工艺过程中要进行多次套刻，掩膜版的设计强调了有明显且易对准的套刻标记，并考虑到了多次光刻可能引入的误差。根据以上原则并经反复实验，发明人设计了如图2所示的工艺流程，具体为1.清洗Si基片实验前将基片放在石英清洗架上按半导体IC标准工艺进行清洗，即(1)先在配比为3∶1的浓H2SO4和双氧水中煮沸10分钟，然后放入去离子水中并超声清洗5分钟；(2)在配比为1∶10的氢氟酸中煮沸10分钟后放入去离子水中并超声清洗5分钟；(3)在配比为1∶2∶5的氨水、双氧水和去离子水中煮沸10分钟后放入去离子水中并超声清洗5分钟；(4)在配比为1∶2∶8的盐酸、双氧水和去离子水中煮沸10分钟后放入去离子水中并超声清洗5分钟。
清洗后的基片放入装有丙酮的磨口瓶中保存备用。2.在Si基片上刻蚀套刻标记在场效应晶体管的制备过程中，要经过多次光刻，每次光刻都要求对源漏区、电极、沟道等等要高精度套准。因此必须首先设置一定的套刻标记，每次光刻以此为依据进行套准。发明人设计的套刻标记如图3(a)所示，其中左下角的直线条可以保证同一衬底基片每次光刻时的取向均保持一致。清洗过的Si衬底基片经涂布光刻胶并烘烤后用此掩膜版进行曝光，经显影、烘烤后采用离子刻蚀法进行Ar+刻蚀。为了使标记明显清晰，特别是薄膜淀积以后仍能清晰显现，刻蚀时间稍长一些，约需15分钟左右。用丙酮浸泡并结合适当的超声清洗，将基片上的光刻胶清洗干净后就会在衬底基片上留下于图3(a)所示图形完全相同的凹痕，为后续的光刻制作了套刻的标记。3.光刻形成源/漏区注入窗口场效应晶体管的源/漏区拟采用离子注入工艺形成，其注入掩膜采用光刻胶。将上述已刻蚀有套刻标记的衬底基片清洗后用匀胶机涂布光刻胶，经烘烤后用图3(b)所示的掩膜版对光刻胶进行曝光、显影、烘烤，就形成了源/漏区的注入窗口。为方便焊接测试引线，发明人设计的电极焊点大小为1mm×1mm，远大于实际所需的沟道宽度6-8μm。为了防止栅极引线和源/漏极引线短路，并且避免刻上层电极引线时因光刻误差引起位置偏移而导致引线和源/漏注入区断路，发明人将注入区与沟道相反的一侧，以阶梯形态逐步扩大到200μm×200μm大小。则源/漏区的引线就可以从远离栅极引线处引出，引线的允许误差区域也相应增大，使成功率增大。4.离子注入形成源/漏区对上述已刻蚀好源/漏区注入窗口的基片以光刻胶作掩膜进行N+离子注入，发明人采用3×1015和5×1015两种注入剂量，相应注入能量分别为110eV和160eV。注入后的基片用丙酮浸泡并结合适当的超声进行清洗，将光刻胶清除干净。5.淀积BIT铁电薄膜在已进行N+离子注入的衬底基片表面淀积一层均匀的BIT铁电薄膜，膜厚约400nm。6.刻蚀源、漏电极窗口为引出源/漏电极的引线，必须刻蚀掉源/漏区上方的BIT薄膜层，形成源/漏区电极的窗口。使用图3(c)的掩膜版，利用套准标记使图3(c)所示的方窗位于图3(b)所示的方块的中央。前者应小于后者，以防止光刻误差而导致源、漏引线与衬底中的未注入区接触而造成短路。7.制作Ag上电极用直流磁控溅射的方法在上述已刻蚀电极窗口的样品基片上淀积Ag金属层(正面电极)。溅射功率约60W，溅射时间4.5分钟，金属层厚度约450nm。用电极掩模版(如图3d)，反刻Ag，获得栅、源、漏电极。
为了测试本发明铁电场效应晶体管的技术性能，需要在其上刻蚀测试电极，具体方法可采用图3(d)所示的掩膜版，刻蚀掉多余的Ag薄膜层，形成测试用电极焊点及引线图形。该掩膜版从栅、源、漏区分别引出引线到面积为1mm×1mm的方块大电极，以便焊接测试时的连接引线。由于线条较细，刻Ag时不宜采用湿刻法，发明人采用离子刻蚀法，离子能量为500eV，束流密度为0.6mA/cm2，刻蚀时间为10分钟。为了便于测试，采用直流磁控溅射的方法，在Si基衬底背面沉积了100nm厚的Ag作为底电极。
至此，BIT栅铁电场效应晶体管制备完毕，其器件结构和整个工艺过程分别如图1和图4所示。
上述步骤5为在已进行N+离子注入的衬底基片表面淀积一层均匀的BIT铁电薄膜的工艺为本发明人的另一发明专利申请内容，其具体办法为(1)采用下述原料(其纯度均为分析纯99.9％)按照以下方法配制Bi4Ti3O12溶胶，钛酸丁酯 (C16H36O4Ti) 5.11ml冰醋酸 (CH3COOH) 6.00 ml硝酸铋 (Bi(NO3)3·5H2O) 10.67g乙酰丙酮 (C16H36O4Ti) 38.00ml
(1.1)将称量好的硝酸铋放入烧杯；(1.2)加入冰醋酸；(1.3)用磁力搅拌器搅拌，使之反应均匀充分，直到硝酸铋完全溶解为止；(1.4)将钛酸丁酯(C16H36O4Ti)放入另一烧杯；(1.5)(2.5)加入适量乙酰丙酮，使其反应充分，直到溶液颜色不再变化；(1.6)用磁力搅拌器搅拌，使之反应均匀充分；(1.7)将上述两烧杯中的溶液进行混合并加入余下乙酰丙酮；(1.8)用磁力搅拌器搅拌，使之反应均匀充分，直到溶液充分混合呈透明暗红色状；(1.9)过滤，即获得配制好的前体溶液；(2)将配制好的Bi4Ti3O12前体溶液用滴管滴1-2滴到衬底上，启动匀胶机进行甩胶，形成湿膜；(3)将甩好的湿膜在200℃的恒温热盘上进行烘干处理，去除湿膜中的C、H成分；(4)将烘干处理过的薄膜放入石英管式炉中进行退火进行后取出。退火在氧气氛下进行，退火温度为650～750℃，退火时氧气流量为2升/分钟，步骤5的退火时间为5分钟，；(5)重复上述步骤2-4，直至获得所需厚度的薄膜；(6)最后在O2气氛中进行退火，退火温度为650～750℃，退火氧气流量为2升/分钟，退火时间为30分钟，形成所需的BIT铁电薄膜。
图5-8从几个方面对本发明的技术效果作了进一步详细的说明1.IDS-VDS输出特性图5为所测得的本发明铁电场效应晶体管在不同栅压下的IDS-VDS特性曲线。由图可见，在栅压低于2V时，源、漏电流IDS很小，低于10-8A，而且不随栅压变化，说明此时场效应晶体管的沟道仍处于关断状态；当栅压大于2V时，源、漏电流IDS随栅压的增加而明显增大，说明此时晶体管的沟道已经导通，阀值电压VT约为2V。发明人看到，沟道导通后，当栅压一定时，随漏源电压VDS的增大，沟道电流IDS先是基本呈线性快速增长，随后逐渐趋于饱和。而对相同的漏源电压VDS，不同栅压下的沟道电流IDS显著不同，显示出明显的栅压调制效应。上述结果表明，发明人所制备的Ag/BIT/p-Si四端器件具有场效应器件的典型特征实现了栅压对沟道电流的控制作用，显示出明显的栅调制效应，对于栅压增大的栅极化过程来说，其沟道开启的阀值电压为2V。当VGS＜2V时，器件处于关态；当VGS＞2V后，器件处于开态，具有线性放大作用；而VDS＞4V后，沟道电流达到饱和。2、IDS-VGS转移特性图6为Si基Ag/BIT栅FFET的ID-VG特性曲线。测试时保持漏源电压VDS＝2.5V不变，而栅压从0V开始，逐步增加到+6V，然后从+6V依次减小到-6V，再从-6V逐渐升高到0V，整个过程中栅压变化的步长均为0.2V。从该图发明人看到，栅压上升和下降过程所对应的IDS-VGS曲线并不重合，说明不同的栅压变化过程对应的沟道电流不同，这是传统MOS场效应晶体管所没有的现象，它显然是由于栅极铁电薄膜极化的回滞效应所引起的。进一步发明人还看到，栅压上升时，只有当栅压大于2V时沟道才导通，而下降过程栅压低于0.7V沟道才关断，这说明FFET的阀值电压并不是唯一的，它还与栅亚的变化过程即栅极铁电薄膜的极化历史相关。而由该IDS-VGS曲线的斜率即 ，发明人可以得到VDS＝2.5V时的跨导约为30μA/V，而且它受栅压变化过程的影响并不明显，在发明人的这个样品中，栅压升高与降低这两个过程的跨导基本是相同的。3.存储特性采用与上述IDS-VDS特性测试同样的测试设备和结构进行测试，具体方法是先施加一写栅极电压，使栅极铁电薄膜极化，撤除写栅压以2分钟后，施加一读栅极电压，测量其沟道电阻。测试时，写栅压从+6V减小到-6V，然后从-6V增加到+6V，步长为0.5V，而读栅压均为2.5V。每次测量沟道电阻时施加相同的源漏电压VDS＝4V。注意，测试时先给栅极施加不同的写栅压VGS，撤除写栅压2分钟后，在施加2.5V的读栅压的情况下，测量VDS＝4V时的沟道电阻，其测试结果如图7所示。由图可见，在相同的读栅压下，FFET的沟道电阻明显受到写栅压的调制。在写栅压由+6V逐步降低的过程中，沟道电阻变化不大。这种状态维持到写栅压降低到约-1V左右开始发生显著变化。这以后随写栅压的继续降低，沟道电阻迅速增大，并维持在约230kΩ的高电阻水平。而当写栅压从-6V逐步升高时，沟道电阻仍维持为高电阻，当写栅压大于2V后，电阻明显急剧降低，直至降低到约180kΩ左右，随后电阻变化很小。这些结果表明，撤除写栅压以后，在相同读栅压的激发下，BIT铁电薄膜原来不同的极化历史被唤醒，其写栅压仍对沟道电阻，当然也即对沟道电流起调制作用，其调制率约为 ，最大电阻和最小电阻之间的差别达60余千欧。因此该场效应晶体管具有“记忆”功能，而且只要栅压在±4V以上，沟道电阻亦即沟道电流就能有明显的区分，因此可以实现信息的存储与读取。
图8为栅极浮置时的沟道电流与源漏电压之间的关系曲线。方法是先施加一写栅极电压，使栅极铁电薄膜极化，撤除写栅压2分钟以后，测量其沟道电流。测试时，写栅压VGS分别为+4V和-4V，漏源电压从0V增加到+5V，步长为0.2V。由图可见，尽管比栅极未浮置时的沟道电流有所减小，但±4V栅压极化后栅极浮置时的沟道电流仍有约两个数量级的差别，这表明该FFET具有非破坏性读出的特性。
权利要求
1.一种铁电场效应晶体管，由衬底(1)、源区(2)、漏区(4)和位于源区(2)与漏区(4)之间的栅区(3)组成，衬底(1)为(100)晶向的P型单晶硅片，源区(2)和漏区(4)为N+离子注入区，并嵌入衬底(1)的表面，栅区(3)位于衬底(1)的上表面，源区(2)、栅区(3)和漏区(4)表面均有一层Ag电极，分别构成源极(5)、栅极(6)和漏极(7)，其特征在于栅区(3)为钛酸铋Bi4Ti3O12薄膜层。
2.根据权利要求1所述的铁电场效应晶体管的制备方法，其特征在于该方法依次包括下述步骤(1)清洗Si基片；(2)在Si基片上涂布光刻胶、曝光、显影，得到套刻标记图形后，再刻蚀，得到套刻标记凹痕；(3)涂布光刻胶，光刻形成源区和漏区的注入窗口；(4)进行N+离子注入，形成源区和漏区；(5)采用Sol-Gel工艺进行N+离子注入的衬底基片表面淀积BIT铁电薄膜；(6)刻蚀掉源区和漏区上方的BIT铁电薄膜，得到源、漏电极窗口；(7)采用直流磁控溅射方法镀Ag金属层，反刻Ag金属层得到源、漏、栅极。
全文摘要
本发明公开的铁电场效应晶体管,其存储介质层为钛酸铋(BIT)薄膜。其制备方法为:在清洗后Si基片上涂布光刻胶、曝光、显影,得到套刻标记图形后,再刻蚀,得到套刻标记凹痕;涂布光刻胶,光刻形成源区和漏区的注入窗口;进行N
文档编号H01L21/335GK1356728SQ0113833
公开日2002年7月3日 申请日期2001年12月20日 优先权日2001年12月20日
发明者于军, 王 华, 王耘波, 周文利, 周东祥, 刘刚, 谢基凡, 高俊雄 申请人:华中科技大学