专利名称：半导体器件和该器件的制造方法
技术领域：
本发明涉及一种半导体器件和制造该器件的方法；更具体地说，涉及一种DRAM(动态随机存取存储器)和逻辑元件混合地制造在器件上的半导体器件与这种器件的制造方法。
背景技术：
半导体制造商每年都在快速开发微型制造工艺方面进行竞争。半导体器件的制造力图开发一种复杂的器件，其DRAM具有大的容量，和逻辑元件能够高速驱动，二者均制造在一块芯片上。作为这种器件的一个例子，在基片上设置DRAM的存储器单元的栅极，使这些栅极彼此堆积起来。为了除去存储器单元晶体管的扩散层，引入了所谓的自动对准触点，而逻辑元件则不使用自动对准触点。
然而，在堆积式DRAM中，会出现各种问题。
为了保持晶体管的性能，随着DRAM存储器单元尺寸的减小，基片密度变得越来越大。结果，DRAM部分上的接点泄漏越来越严重。这样，很难抑止兆位级的DRAM的接点泄漏。换句话说，难以保持容易控制的DRAM的数据保存特性。因而，除了增加每一代器件的电容器电容之外，没有其他的解决方法。
另外，随着DRAM单元尺寸的减小，扩散层和露头电极之间的接触面积也变小。由于这样，扩散层和露头电极的接触电阻，每转换一代就以二倍的速率增加。在0.1微米或更小的一代器件中，接触电阻达到几千欧，这将会影响存储器单元的晶体管的接通电阻。因此，接触电阻的散布不但影响存储器单元的晶体管，而且严重影响DRAM的工作。因此，要求建立更精确的制造工艺。
另外，随着DRAM单元尺寸的减小，当器件升级换代时，存储器单元晶体管的栅极电极和在该栅极电极旁边形成的扩散层的露头电极之间的层间绝缘距离变小。当制造兆位级的DRAM时，为了保证绝缘耐电压，层间绝缘的临界距离应为20～30纳米(nm)。由于这样，在制造0.1微米或更小的一代DRAM时，很难形成层间绝缘距离等于或小于耐电压极限的距离的扩散层的露头电极。
另一方面，在逻辑单元中形成的晶体管的性能也明显地改进。对于尺寸为0.1微米或更小的一代逻辑晶体管，要求形成栅极长度为50～70纳米(nm)的非常薄的薄膜，和1.5nm或更薄的栅极绝缘薄膜。如果所要求的薄膜厚度减小至这个厚度以下，则使用由于其优良性能通常被采用的二氧化硅(SiO2)变得困难，这时必需使用新的绝缘薄膜，例如二氧化锆、氧化铪、氧化钽、氧化铝、BST(BaTiO3和SrTiO3的复合晶体)的薄膜。
当制造由上述氧化锆、氧化铪、氧化钽、氧化铝、BST等绝缘材料制成的栅极绝缘薄膜时，为了避免激活扩散层所需要的热处理的影响，或由于在形成栅极电极时产生的等离子体造成的损坏，提出了一种替换栅极电极的方法。利用该方法，在形成扩散层以后，要更换一个虚拟的栅极图形电极。在该替换栅极电极结构中，由于在制造通常的多晶硅栅极电极时出现问题的抑止耗尽问题的影响，应该使用热阻较低的上述材料。
另外，上述替换栅极的制造过程包括一个利用化学机械抛光法(以后将化学机械抛光称为CMP)将虚拟的栅极图形的上表面露出的步骤。因此，上述替换栅极的制造过程，使得与堆叠式的DRAM单元的匹配性质不能令人满意。该堆叠式DRAM单元在栅极电极的上部形成一个带有自动对准触点的电容器。
如上所述，虽然当前的工艺在制造当前这一代0.18微米的器件中勉强可用，但在将来0.1微米或更小的一代器件制造中，需要有一些对策。为了保持芯片的性能趋势，需要对堆叠式DRAM的结构作重大改进。
发明概述根据本发明，提供了一种可以解决上述问题的半导体器件及其制造方法。
本发明的半导体器件为一种存储器元件和逻辑元件作在同一块半导体基片上的半导体器件，存储器元件的晶体管包括一个穿过栅极绝缘薄膜埋入在该半导体基片上形成的沟槽内的栅极电极；和在该半导体基片表面侧的沟槽侧壁上形成的一个扩散层，设置一个与该扩散层连接的露头电极，使得该露头电极穿过在该栅极电极上的一个绝缘薄膜，覆盖该栅极电极。
另外，根据本发明提供了一种半导体器件，在该半导体基片上形成一个元件隔开区域；和形成一个与栅极电极连接的字线，使该字线与在半导体基片和元件隔开区域上形成的沟槽中的栅极电极连接。
根据该半导体器件，在穿过栅极绝缘薄膜埋入半导体基片中的栅极电极上，形成绝缘薄膜；并形成穿过该绝缘薄膜与扩散层连接的露头电极，使该露头电极覆盖栅极电极。因此，可以保证栅极电极上的绝缘薄膜的厚度在20～30nm或更大的范围内。这样，可以保证栅极电极(字线)和与扩散层连接的露头电极两端的耐电压。另外，栅极电极穿过栅极绝缘薄膜埋入半导体基片中，并在该半导体基片的表面上形成扩散层。因此，在形成栅极电极的沟槽的底部上，形成一条围绕半导体基片的通道。这样，可以满意地保证通道的有效长度，因而也可能稳定DRAM的晶体管特性。当加上后偏置电压时，短通道的严重影响会使该晶体管的特性受到损害。另外，还可以使该露头电极与在半导体基片表面上的扩散层的整个表面连接，结果可减小接触电阻。
另外，作出字线使它与在半导体基片和元件隔开区域中作出的沟槽中的栅极电极连接。这样，可与栅极电极一起，在同一个工序中制造该字线。当扩散层的深度增加时，扩散层的杂质浓度降低。这样，可以削弱结处的电场，并保持数据保持特性的性能。
根据本发明提供了一种其存储器元件和逻辑元件形成在同一块半导体基片上的半导体器件的制造方法，所述制造半导体器件的方法的特征在于，制造存储器元件的一个存储器晶体管的步骤包括在该半导体基片上和在该半导体基片上形成的元件隔开区域上形成一个沟槽的步骤；在该沟槽内形成一个栅极绝缘薄膜的步骤；形成一个栅极电极和一条字线，以充满该沟槽，同时该沟槽的上部未覆盖的步骤；在该半导体基片表面侧，在沟槽的侧壁上形成一个扩散层的步骤；形成一个覆盖该沟槽上部的绝缘薄膜的步骤；在栅极电极上形成一个接触孔，使该接触孔穿过绝缘薄膜达到扩散层，以覆盖该栅极电极的步骤；在该接触孔内形成一个露头电极的步骤；和进行热处理以激活该露头电极的步骤；以及制造逻辑元件的一个逻辑晶体管的步骤包括在包括栅极电极和字线的同一个层上，在该半导体基片上，形成一个虚拟的栅极图形的步骤；利用该虚拟的栅极图形作为掩模，形成逻辑晶体管的一个低浓度扩散层的步骤；在该虚拟的栅极图形的侧面上形成一个侧壁的步骤；利用该虚拟的栅极图形和该侧壁作为掩模，形成逻辑晶体管的扩散层的步骤；利用绝缘薄膜，覆盖在同一层上的虚拟的栅极图形的步骤；在该接触孔内形成该露头电极后，在使该绝缘薄膜平面化的过程中，露出该虚拟的栅极图形的上部的步骤；在进行了激活该露头电极的热处理之后，通过除去该虚拟的栅极图形形成一个栅极沟槽的步骤；和在该栅极沟槽中，形成一个穿过栅极绝缘薄膜的栅极电极的步骤。该存储器晶体管的扩散层作成，使得扩散层深度增加时，其杂质浓度降低。
根据上述的制造该半导体器件的方法，该沟槽作在半导体基片上，而该栅极电极(字线)则穿过栅极绝缘薄膜，埋入该沟槽中，使沟槽的上部不覆盖。另外，在半导体基片上的沟槽的侧壁上，形成扩散层；形成该绝缘薄膜以覆盖该沟槽的上部。在栅极电极上，作出穿过该绝缘薄膜达到扩散层的接触孔，使该接触孔覆盖该栅极电极。采用这种结构时，可以使在该接触孔中形成的露头电极和栅极电极彼此被该绝缘薄膜隔开，并可以保证绝缘薄膜的厚度在20～30nm或更大的范围内。
因此，可以保证在栅极电极(字线)和与扩散层连接的露头电极两端的耐电压。
在半导体基片上作出的沟槽内，穿过栅极绝缘薄膜形成栅极电极；并在半导体基片的表面上形成扩散层。因此，在形成栅极电极的沟槽的底部上，可形成一条围绕着半导体基片的通道。这样，可以保证通道的有效长度，和有效地施加后偏置电压；以稳定DRAM单元的晶体管特性。该特性会受到短通道严重影响的损害。另外，还可以使该露头电极与半导体基片的整个表面上的扩散层连接，从而可减小接触电阻。
另外，形成字线，使它与在半导体基片和元件隔开区域上作出的沟槽中的栅极电极连接。这样，可以与栅极电极一起，在同一个过程中，制造该字线。扩散层可这样制造，即当扩散层深度增加时，其杂质浓度减小。这样，可以削弱结处的电场，并可保持数据保持特性的性能。
附图的简要说明
图1为根据本发明的半导体器件的一个实施例的一个例子的结构的示意性横截面图；图2A～2B中的每一个图为根据制造本发明的半导体器件的方法的实施例的一个例子的结构的示意性横截面图；图3A～3B中的每一个图为根据制造本发明的半导体器件的方法的实施例的一个例子的结构的示意性横截面图；图4A～4B中的每一个图为根据制造本发明的半导体器件的方法的实施例的一个例子的结构的示意性横截面图；图5A～5B中的每一个图为根据制造本发明的半导体器件的方法的实施例的一个例子的结构的示意性横截面图；图6A～6B中的每一个图为根据制造本发明的半导体器件的方法的实施例的一个例子的结构的示意性横截面图；图7A～7B中的每一个图为根据制造本发明的半导体器件的方法的实施例的一个例子的结构的示意性横截面图；和图8为根据制造本发明的半导体器件的方法的实施例的一个例子的结构的示意性横截面图。
优选实施方式的详细描述现参照表示器件结构的示意性横截面图的图1来说明根据本发明的半导体器件的实施例的一个例子。
如图1所示，半导体基片11上形成一个元件隔开区域12。
利用STI(浅沟槽隔离)工艺将元件隔开区域作成深度为0.1～0.2微米(μm)。在半导体基片11和元件隔开区域12上作出深度大约为50～100纳米(nm)的沟槽13。在沟槽13中，形成一条通过栅极绝缘薄膜15的字线(栅极电极)16。即使在半导体基片11上作出的沟槽13的深度，和在元件隔开区域12上作出的沟槽13的深度之间有差别也不会有问题。
在半导体基片11上的沟槽13的底部，形成一个通道扩散层14。该通道扩散层14应具有高的杂质浓度(例如，1.0×1018/cm3～1.0×1019/cm3)。然而，这个通道扩散层是在半导体基片11上与沟槽13的底部相应的部分上作出的，它是通过挖掘半导体基片11形成的。因此，沟槽13侧壁或沟槽13上部的杂质浓度，几乎与基片的杂质浓度相同。这样，在元件隔开区域上的杂质浓度可能太低(例如，1.0×1017/cm3～1.0×1018/cm3)。
与最先进的逻辑晶体管的厚度比较，栅极绝缘薄膜15的薄膜厚度稍大。另外，栅极绝缘薄膜作成使栅极长度稍长一些。这样，即使在当前一代器件中，也可用热氧化方法，将二氧化硅薄膜加上去。因此，DRAM区域中的栅极绝缘薄膜15可由厚度为1.5～2纳米(nm)的二氧化硅薄膜制成。
要求字线(栅极电极)16的距离能保证相对于露头电极(take-outelectrode)20的所希望的耐电压。关于露头电极将在后面说明。即在沟槽13的上部，字线的表面所在平面应低于半导体基片11的表面一个至少为30～50nm，或最好为40～50nm的距离。在本实施例中，字线的表面所在平面比半导体基片表面低大约一个50nm的距离。
通常，字线(栅极电极)16由多晶硅硅化物(polycide)结构的材料制成，例如硅化钨(WSi2)/多晶硅。然而，为了抑止滞后，这种材料可以用具有耐热性质的多金属栅极结构的材料代替，例如钨/氮化钨/多晶硅或钴/硅化钴/多晶硅。在本实施例中，由于要制造N-通道的晶体管，因此，栅极电极和字线由多金属栅极结构的材料制成。因此，不会产生例如硼原子从其自己区域渗入或离析至氮化钨的界面中的问题。
在半导体基片11的表面上的沟槽13的上侧壁部分上，形成一个DRAM区域的扩散层17。扩散层17的杂质浓度分布是使在该层的底部浓度最低，并且希望衰减与半导体基片11的结处的电场。扩散层17起初设置成在半导体基片11侧的结部分上的杂质浓度较低。因此，与扩散层17一起，可以形成一个低电场强度的结。由于这种结，保持了DRAM的数据保存特性。
如上所述，栅极电极16穿过栅极绝缘薄膜15，埋入半导体基片11中；并在半导体基片11的表面上形成扩散层17。这样，在形成栅极电极16的沟槽底部上，可作出一条围绕半导体基片11的通道。由于这个结构，可以保证有效的通道长度，并可以有效地施加后偏置电压，以稳定DRAM单元的晶体管特性。严重的短通道影响会使DRAM单元的晶体管特性受损害。
在半导体基片11的整个表面上形成第一层间绝缘膜(绝缘薄膜)18。第一层间绝缘膜18的表面被平面化。在第一层间绝缘膜18上，作有一个接触孔19，该孔可达到DRAM区域中的扩散层17。希望接触孔19的孔径尽可能大，使露头电极可以与扩散层17的整个表面接触。这种结构可以减小接触电阻。另外，虽然图中表示的是对准状态有一定偏移的情况，但如果在制造该接触孔时，不过分地腐蚀，则对于在接触孔19中形成的字线露头电极，可以保证一个实际的距离。由于当从上端看时，有突出部分存在，因此，接触孔19可完全覆盖字线(栅极电极)16。在该接触孔19中形成由掺入磷的多晶硅制成的露头电极20。
另一方面，在逻辑区域形成逻辑晶体管。即在第一层间绝缘膜18中，作出一个可达到半导体基片11的沟槽81，并在该沟槽内，穿过栅极绝缘薄膜82形成一个栅极电极84。沟槽81的侧壁由侧壁73构成。在侧壁73的下部，在半导体基片11上形成浓度低的扩散层72，72。在半导体基片11上，在栅极电极84的两个侧面上，穿过低浓度的扩散层72，72形成扩散层74，74。在第一层间绝缘膜18中作出的沟槽81，配置在逻辑区域中的元件隔开区域12上；并在沟槽81内形成字线84。如上所述，上面形成字线84的沟槽的侧壁，也由侧壁73构成。
另外，在第一层间绝缘膜18上，形成第二层间绝缘膜21，以覆盖露头电极20，栅极电极84等。在第二层间绝缘膜21上作出一个位接触孔22。在第二层间绝缘膜21上还作出一条位线23，该位线的一部分，通过该位接触孔22，与露头电极20连接。位线23由金属线制成，在该位线的下部形成一个紧密接触层23a，而在位线的上部则形成一个偏移绝缘薄膜24。
在第二层间绝缘膜21上形成一个腐蚀停止层25和第三层间绝缘膜26，以覆盖位线23。第三层间绝缘膜26的表面平面化。在第三层间绝缘膜26上作出与露头电极20连接的一个接触孔27。在接触孔27内形成一个侧壁绝缘薄膜28，以便与位线23电气上绝缘。
再形成一个与存储器节点连接的电容器31。在这种情况下，所用的电容器为不需要进行热处理的MIM(金属/绝缘体/金属)结构的电容器。MIM结构的电容器31是开发0.1微米一代或以后几代DRAM不可缺少的。在当前阶段，该电容器使用由钌(Ru)或氧化钌类型的材料制成的电极，其介电薄膜则由BST(BaTiO3和SrTiO3的混合晶体)类型的薄膜制成。
电容器的结构不是仅限于MIM结构的电容器31，还可以采用使用多晶硅的晶体颗粒的HSG制的存储器节点电极，或圆柱体形状的存储器节点电极。另外，绝缘薄膜可以由通常使用的氧化硅薄膜、氮化硅薄膜和氧化硅薄膜(即ONO薄膜)、氧化钽、氧化铝薄膜等制成的堆叠式薄膜组成。
在第三层间绝缘膜26上形成第四层间绝缘膜32，以覆盖MIM结构的电容器31。第四层间绝缘膜32的表面被平面化。穿过第四层间绝缘膜32和第一层间绝缘膜18作出形成电容器露头电极、字线露头电极、位线露头电极、逻辑区域中的扩散层露头电极，逻辑区域中的栅极露头电极等的接触孔33、34、35、85、86。在接触孔33、34、35、85、86中还形成一个电容器露头电极36，一个字线露头电极37，一个位线露头电极38，一个逻辑区域中的扩散层露头电极87，一个逻辑区域中的栅极露头电极88等。
在第四层间绝缘膜32上形成第五层间绝缘膜39。在第五层间绝缘膜39上形成各种可以达到电极36～38，87，88的布线沟槽40；并且在每一个布线沟槽40中，形成第一根导线41。第一根导线41可用铜线制成。虽然没有示出，根据需要，可以形成上层布线。
根据上述半导体器件1的结构，在穿过栅极绝缘薄膜15埋入半导体基片11中的栅极电极16之上，设置第一层间绝缘膜(绝缘薄膜)；穿过第一层间绝缘膜，设置露头电极20，该露头电极20与扩散层17连接，使露头电极覆盖栅极电极15。因此，可以保证在栅极电极16上的第一层间绝缘膜18的允许厚度在20～30nm或更大的范围内。因而，也可以保证在栅极电极(字线)16和与扩散层17连接的露头电极20两端的耐电压。
另外，栅极电极16穿过栅极绝缘薄膜15，埋入半导体基片11中；并在半导体基片11的表面上形成扩散层17。因此，可在形成栅极电极16的沟槽13的底部上，形成围绕着半导体基片11的通道。这样，可以满意地保证通道的有效长度，并可以稳定DRAM的晶体管特性，该DRAM在施加后偏置电压时承受严重的短通道效应。另外，露头电极20可以与半导体基片11表面上的扩散层17的整个表面连接，结果，可以减小接触电阻。
字线16(16w)还与作在半导体基片11和元件隔开区域12中的沟槽13中的栅极电极连接。因此，可以同一个过程中，与栅极电极16一起制造字线。当扩散层17的深度增加时，扩散层17的杂质浓度降低。这样，可以削弱在结处的电场，并保持数据保持特性的性能。
现参照图2A～图8的示意性横截面图，来说明根据本发明的半导体器件的制造方法。在图2A～图8中，与图1所示的零件相同的零件用相同的标号表示。
如图2A所示，利用STI(浅沟槽隔开)工艺，在半导体基片11上作出元件隔开区域12。然后，利用光刻工艺形成一个抗蚀薄膜61。以后，在该抗蚀薄膜61的一部分上作出一个开口62。该开口62将形成DRAM部分的栅极电极和字线。虽然图中表示的半导体基片11有一个由二氧化硅制成的缓冲层51，但根据情况不同，可以取消该缓冲层51。元件隔开区域12的深度大约为0.1～0.2微米。
接着，如图2B所示，抗蚀薄膜61可以用作腐蚀掩模和缓冲层51。元件隔开区域12和半导体基片11要经过腐蚀过程(例如，顺序腐蚀过程)，以便在元件隔开区域(领域)12和半导体基片11中形成沟槽13。沟槽13的深度大约为50～100纳米(nm)。即使在半导体基片11上作出的沟槽13的深度与在元件隔开区域12中作出的沟槽13的深度有差别，也不会出现问题。
以后，利用普通的工艺除去抗蚀薄膜61和利用腐蚀除去缓冲层51。
又如图3A所示，利用离子注入法在DRAM区域给通道掺入杂质，以便在半导体基片11上的沟槽13的底部形成通道扩散层14。然后，在半导体基片11和元件隔开区域12上的沟槽13的内表面上形成DRAM部分的栅极绝缘薄膜15。另外，在半导体基片11和元件隔开区域12上形成栅极电极形成薄膜52，使沟槽13埋入该薄膜下面。
杂质浓度应保持较高(例如，1.0×1018/cm3～1.0×1019/cm3)的区域-例如DRAM区域中的字码晶体管的通道-只是半导体基片11上，与通过挖扣半导体基片11得出的沟槽13的底部相适应的部分。因此，不需要对沟槽13的侧壁或上部进行离子注入，使其杂质浓度与基片的杂质浓度一样高。这样，可以形成杂质浓度极低(例如，1.0×1017/cm3～1.0×1018/cm3)的区域。
与最先进的逻辑晶体管的厚度比较，DRAM单元的栅极绝缘薄膜的厚度较大。另外，该单元的栅极长度也较长。因此，虽然这个器件是属于当前一代的产品，也可以使用由热氧化形成的二氧化硅薄膜。DRAM区域中的栅极绝缘薄膜15，由厚度大约为1.5～2nm的二氧化硅薄膜制成。通常，栅极电极形成薄膜52由多晶硅硅化物结构的材料制成，例如硅化钨(WSi2)/多晶硅。然而，为了抑止滞后，这种材料可以用具有耐热性质的多金属栅极结构的材料代替，例如钨/氮化钨/多晶硅或钴/硅化钴/多晶硅。在本工艺中，由于要制造一个N-通道的晶体管，因此栅极电极和字线由多金属栅极结构制成(在图中表示了一个金属部分和一个多晶硅部分)。因此，不会产生诸如硼原子从其自己的区域渗入或离析进入氮化钨的界面一类的问题。
另外，可以利用栅极绝缘薄膜15和栅极电极形成薄膜52作为在逻辑区域中的虚拟栅极图形。因此，要求栅极电极形成薄膜52的总厚度大约为150～200nm。
再在该器件的整个上表面上形成抗蚀薄膜91，以后，利用光刻工艺作出图形，使得只有逻辑区域被抗蚀薄膜91覆盖，以形成DRAM区域中的一条字线(包括栅极电极)。然后，利用该抗蚀薄膜91作为掩模，在DRAM区域上进行深腐蚀。
如图3B所示，用这种方法形成字线(它的一部分变成栅极电极)即只在沟槽13内才不除去栅极电极形成薄膜52。这时，进行形成在DRAM区域中的字线16的深腐蚀，使字线所在平面相对于半导体基片11的平面低大约50nm。因此，可以保证相对于将在下一阶段形成的扩散层露头电极的耐电压距离。
接着，利用离子注入法，在半导体基片11的表面上形成在DRAM区域中的扩散层17。当进行离子注入时，考虑到数据保持特性，注入磷。这时，希望扩散层17的底部的杂质浓度尽可能低，以便可以削弱半导体基片11上的电场。在半导体基片11侧上的扩散层17的结部分起初设定成具有较低杂质浓度。这样，与扩散层17一起，形成一个低电场强度的结。这个结可以保持DRAM的数据保持特性趋势。当在DRAM区域上形成扩散层17时，逻辑区域由栅极电极形成薄膜52覆盖。这样就不需要掩模，因此也不需要形成掩模的过程。
如上所述，栅极电极16穿过栅极绝缘薄膜15，埋入半导体基片11中；并且在半导体基片11的表面上形成扩散层17。因此，在形成栅极电极16的沟槽13的底部上，形成一条围绕着半导体基片11的通道。这样，可以保证通道的有效长度，因而可以稳定DRAM单元的晶体管特性。当施加后偏置电压时，该DRAM单元承受严重的短通道效应。
如图4A所示，在逻辑区域上，执行虚拟栅极图形的构图。首先，在该器件上表面上作出抗蚀薄膜92。然后，利用光刻技术，在逻辑区域中，将该抗蚀薄膜92作成栅极电极图形。这时，DRAM区域由抗蚀薄膜92保护。
如图4B所示，利用抗蚀薄膜92(见图4A)作为腐蚀掩模，并腐蚀栅极电极形成薄膜52，以形成在逻辑区域中的虚拟栅极图形71。然后，除去该抗蚀薄膜92。
再形成一个抗蚀薄膜(没有示出)，使该抗蚀薄膜上与逻辑区域中的N-通道晶体管形成区域相适应的一部分，作成一个开口。接着，利用该抗蚀薄膜作为掩模，在半导体基片11上进行离子注入。这样，就形成了N-通道晶体管的低浓度扩散层72，72。然后，除去该抗蚀薄膜。同样，形成一个抗蚀薄膜(没有示出)，使该抗蚀薄膜上与逻辑区域中的P-通道晶体管形成区域相适应的一部分作成一个开口。接着，利用该抗蚀薄膜作为掩模，在半导体基片11上进行离子注入。这样，就形成了P-通道晶体管的一个延长部分(没有示出)。然后，除去该抗蚀薄膜。
然后，在该器件的整个上表面上形成一个侧壁形成薄膜73F。该侧壁形成薄膜73F作成使该薄膜直接与DRAM区域的栅极电极16的上表面接触。因此，希望用内应力比氮化硅的内应力小的二氧化硅来制造该薄膜。
另一种方案是，可以用由二氧化硅薄膜和氮化硅薄膜制成的堆叠式薄膜来制造该侧壁形成薄膜。该侧壁形成薄膜还可以用二氧化硅的氮化物薄膜来制造。以后，在该器件的整个上表面上形成抗蚀薄膜93。例如，可以用光刻工艺来除去在逻辑区域中的抗蚀薄膜93，但保留在DRAM区域中的抗蚀薄膜93。这样，可以保护DRAM区域。在这种状态下，对侧壁形成薄膜73F进行深腐蚀。
结果，如图5A所示，在虚拟栅极图形71的侧壁上具有由侧壁形成薄膜73F制成的侧壁73。然后，形成一个抗蚀薄膜(没有示出)，使该抗蚀薄膜上与逻辑区域中的N-通道晶体管形成区域相适应的一部分作成一个开口。接着，利用该抗蚀薄膜作为掩模，在半导体基片11上进行离子注入。这样，就形成了N-通道晶体管的扩散层74，74。然后，除去该抗蚀薄膜。同时，形成一个抗蚀薄膜(没有示出)，使该抗蚀薄膜上与逻辑区域中的P-通道晶体管形成的区域相适应的一部分作成一个开口。接着，利用该抗蚀薄膜作为掩模，在半导体基片11上进行离子注入。这样，就形成了P-通道晶体管的扩散层(没有示出)。然后，除去该抗蚀薄膜。
另外，利用普通的硅化物工艺，在逻辑区域中的相应的扩散层74上，有选择地形成一个硅化物层75。这时，在虚拟的栅极图形71的顶部，也形成该硅化物层75。然后，在接下去的化学机械抛光(以后称化学机械抛光为CMP)工序中，除去这个硅化物层。如果不希望将该硅化物层作在虚拟的栅极图形71的钨薄膜上，则可以事先在该虚拟的栅极图形71上形成一个由氮化硅薄膜(没有示出)制成的封顶层。这样，可以防止虚拟的栅极图形71的上表面变成硅化物。
再在半导体基片11的整个上表面上形成一个盖绝缘薄膜76。该盖绝缘薄膜76的作用是抑止在形成硅化物层的区域中的接点泄漏，但不是必需设置这个层。接着，在半导体基片的整个上表面上形成层间绝缘薄膜(绝缘薄膜)18，然后利用CMP将该层间绝缘薄膜18的表面平面化。层间绝缘薄膜18的表面平面化的方法不是仅限于CMP，只要该方法能够将薄膜表面平面化，可以使用任何方法。例如，可以使用深腐蚀方法。以后，在该层间绝缘薄膜18上形成抗蚀薄膜53，再利用光刻工艺，在抗蚀薄膜上形成一个接触孔图形54。
接着，如图5B所示，利用该抗蚀薄膜(见图4中的标号5)作为腐蚀掩模，作出一个接触孔19，使它可穿过第一层间绝缘膜18达到DRAM区域的扩散层17。这时，在DRAM区域中的字线(栅极电极)16位于半导体基片11的表面下面，其所处的平面高度低于要接触的扩散层所处平面的高度。因此，不需要诸如自动对准接触工艺一类的特殊工艺。希望接触孔19的孔径达到最大，以便露头电极可与扩散层17的整个表面接触。这种结构可减小接触电阻。另外，虽然图中表示了有一定对准偏移的情况，但如果在形成该接触孔时，不过分腐蚀，则在以后的工序中，可以保证在接触孔19中形成的字线露头电极的实际距离。由于从上面看设计有突出部分，该接触孔19可以完全覆盖该字线(栅极电极)16。
接着，在第一层间绝缘膜18上形成一个露头电极形成薄膜55，以便将该接触孔19埋在该薄膜下面。该露头电极形成薄膜55由掺入磷的多晶硅制成。如果考虑减小在DRAM区域中的接点泄漏，则希望该露头电极形成薄膜55由掺入磷的多晶硅制成。以后，进行热处理，以激活掺入磷的多晶硅。作为热处理，必需在大约900℃的温度下进行快速热退火(以后将快速热退火称为RTA)的工序。以后，由于进行形成逻辑区域的栅极电极工序，因此根本不需要在高温下进行热处理。
又如图6A所示，利用CMP除去在第一层间绝缘膜18上的露头电极形成薄膜55(掺入磷的多晶硅)的剩余部分，从而可在接触孔19内形成由露头电极形成薄膜55制成的露头电极20。抛光该第一层间绝缘膜18，使其平面成为平面。这时，在逻辑区域中的虚拟栅极图形71的上表面露出。
接着，如图6B所示，形成一个盖绝缘层77，以保护在DRAM区域中形成的，用于除去扩散层的露头电极20。再形成一个抗蚀薄膜94，并使用光刻工艺，使得只在DRAM区域留下抗蚀薄膜94不除去。由于在以后进行的CMP工序中，要除去上述盖绝缘薄膜77，因此可以使用任何材料。该盖绝缘薄膜，例如，可用氮化硅或二氧化硅制成。以后，除去在逻辑区域中的虚拟栅极图形71。
结果，如图7A所示，在除去虚拟栅极图形的部分上，形成一个沟槽81。由于虚拟栅极图形的基底是由二氧化硅式的材料制成的，因此，该虚拟的栅极图形可以用活性离子腐蚀的方法除去。另一种方法是，利用例如硫酸/过氧化氢氟硝酸进行湿腐蚀，除去虚拟的栅极图形。
如图7B所示，在逻辑区域中的沟槽81的内壁上，形成栅极绝缘薄膜82。然后，形成一个栅极电极形成薄膜83，以充满该沟槽81的内部空间。该栅极绝缘薄膜82和栅极电极形成薄膜83也作在上述盖绝缘薄膜77上。栅极绝缘薄膜82由二氧化硅薄膜制成。然而，这个薄膜可以由介电特性好的材料-例如氧化锆、氧化铪、氧化钽、氧化铝和BST制成。另外，一般该栅极电极形成薄膜83由钨薄膜/氮化钛薄膜构成的堆叠式薄膜制成。
再利用CMP除去在第一层间绝缘膜18上的栅极绝缘薄膜82和栅极电极形成薄膜83的剩余部分。这样，在沟槽81内形成由栅极电极形成薄膜83制成的栅极电极84，在该电极之间放入栅极绝缘薄膜82。然后，将第一层间绝缘膜18的表面作成平面。结果，逻辑区域中的栅极电极84的上部露出。这时，用于取出DRAM区域的扩散层的电气状况的露头电极20的上部也要抛光，但这种抛光不会有问题。
接着，在该器件的整个上表面上形成一个盖绝缘薄膜(第二层间绝缘膜)21，使该薄膜覆盖DRAM区域中的露头电极20和在逻辑区域中的栅极电极84。
以后，如图8所示，进行普通的DRAM制造过程。即形成第二层间绝缘膜21和一个位接触孔22。接着，形成一条由金属电极制成的位线23。在该位线23的下端，设有一个紧密接触层23a，而在其上端设有一个补偿的绝缘薄膜24。然后，形成一个腐蚀挡块层25，以覆盖该位线；并形成第三层间绝缘膜26。再将第三层间绝缘膜26弄平。接着，利用形成自动对准触点的工艺，在第三层间绝缘膜26上形成与露头电极20连接的一个接触孔27。在接触孔27的内侧形成一个侧壁绝缘薄膜28，使该薄膜对于位线23电气绝缘。
接着，形成不需要热处理的MIM(金属/绝缘体/金属)结构的电容器31。MIM结构的电容器31对于开发属于0.1微米一代或以后几代的产品的DRAM是不可缺少的。在当前阶段，作为一个例子，该电容器使用由钌(Ru)或氧化钌式的材料制成的电极；和由BST(BaTiO3和SrTiO3的混合晶体)式薄膜制成的介电体薄膜。
接着，在第三层间绝缘膜26上形成第四层间绝缘膜32，以覆盖MIM结构的电容器31。然后，利用CMP，将第四层间绝缘膜32的表面作成平面。接着，穿过第四层间绝缘膜32和第一层间绝缘膜18，作出用于形成一个字码露头电极，一个位线露头电极，一个逻辑区域中的扩散层的露头电极，和一个逻辑区域中的栅极的露头电极等的接触孔33、34、35、85、86等。另外，在接触孔33、34、35、85、86等中，形成一个电容器的露头电极36、一个字线的露头电极37、一个位线的露头电极38、一个逻辑区域中的扩散层的露头电极87，和一个逻辑区域中的栅极的露头电极88等。在该第四层间绝缘膜32上再形成第五层间绝缘膜39。接着，在第五层间绝缘膜39中形成布线沟槽40，使该沟槽达到电极36～38，87，88等。这样，在布线沟槽40中形成第一根导线41。第一根导线41用铜制成。虽然没有示出，但根据需要，可以形成上层布线。
根据上述的制造半导体器件1的方法，在半导体基片11上作出沟槽13，并形成穿过栅极绝缘薄膜15，埋入沟槽中的栅极电极(字线)16，使沟槽13的上部不充满。另外，在半导体基片11的表面上的沟槽13的侧壁上形成扩散层17；形成埋入沟槽13的上部中的第一层间绝缘膜(绝缘薄膜)18；和在栅极电极16上，形成穿过第一层间绝缘膜18的，达到扩散层17的接触孔19；使该接触孔19覆盖栅极电极16。利用这个结构，在接触孔19内形成的露头电极20，和栅极电极16，彼此被第一层间绝缘膜隔开，而且可以保证第一层间绝缘膜18的30纳米(nm)或更大的足够厚度。因此，可以保证栅极电极(字线)16和与扩散层17连接的露头电极20两端的耐电压。
另外，将栅极电极16，穿过栅极绝缘薄膜15，埋入在半导体基片11作出的沟槽13内；并在半导体基片11的表面上形成扩散层17。因此，可以在形成栅极电极16的沟槽13的底部，作出围绕着半导体基片11的通道。因而，可以充分保证通道的有效长度，并可以有效地施加后偏置电压，以稳定DRAM单元的晶体管特性。当通道短时，该晶体管特性因受到短通道的严重影响而受到损害。另外，露头电极20可以与半导体基片11的整个表面上的扩散导17连接，结果，可减小接触电阻。
另外，形成字线16(16W)，以便与在半导体基片11和元件隔开区域12中作出的沟槽13中的栅极电极16连接。因此，可以与栅极电极16一起，在同一个过程中制造字线。扩散层17作成当其深度增加时，杂质浓度减小。这样，可以削弱在结处的电场，和保持数据保持特性的性能。
用于DRAM区域的工艺也可以用来制造通用的DRAM存储器芯片。
如上所述，根据本发明的半导体器件及其制造方法，DRAM区域中的扩散层大部分的基片的杂质浓度，不需要如其存储器单元晶体管要求的那样高。因此，可以削弱结的电场，并可以保持数据保持特性的性能。当要减小DRAM区域中的存储器单元尺寸时，对数据保持特性的性能提出更高的要求。
另外，可以延长在DRAM区域中的存储器单元晶体管的通道有效长度。因此，可以抑止短通道效应，并稳定晶体管的特性。
为了与露头电极接触，应利用DRAM区域中的扩散层的整个表面。这样，可以方便地利用有效的区域，并可将扩散层的接触电阻减少至在存储器单元设计中可以实现的最低值。
另外，因为从上面看时有突出部分，因此DRAM区域中的扩散层的露头电极和字线(栅极电极)可以互相重叠。这样，对每一个存储器单元都可进行微型制造。在当前阶段的DRAM结构中，必需保证字线和露头电极之间的距离大约为20～30nm。但是，对于本发明的DRAM结构，不需要保证这个距离。
替换的栅极电极和DRAM可以在一个芯片上制造出来，以作出在逻辑区域中的大驱动功率的晶体管。采用这种结构，逻辑区域中的栅极不需担心热处理。因此，可以使用氧化锆、氧化铪、氧化钽，氧化铝和BST(BaTiO3和SrTiO3的混合晶体)等来制造栅极绝缘薄膜。还可以使用Cu/TiN，W/TiN等来制造栅极电极。这样，可以改善逻辑元件的性能。
权利要求
1.一种存储器元件和逻辑元件作在同一块半导体基片上的半导体器件，所述半导体器件的特征在于存储器元件的晶体管包括一个穿过栅极绝缘薄膜埋入在该半导体基片上形成的沟槽内的栅极电极；和在该半导体基片表面侧的沟槽侧壁上形成的一个扩散层，设置一个与该扩散层连接的露头电极，使得该露头电极穿过在该栅极电极上的一个绝缘薄膜，覆盖该栅极电极。
2.如权利要求1所述的半导体器件，其特征为在该半导体基片上形成一个元件隔开区域；和形成一个与栅极电极连接的字线，使该字线与在半导体基片和元件隔开区域上形成的沟槽中的栅极电极连接。
3.如权利要求1所述的半导体器件，其特征为随着扩散层的深度增加，扩散层的杂质浓度降低。
4.一种其存储器元件和逻辑元件形成在同一块半导体基片上的半导体器件的制造方法，所述制造半导体器件的方法的特征在于，制造存储器元件的一个存储器晶体管的步骤包括在该半导体基片上和在该半导体基片上形成的元件隔开区域上形成一个沟槽的步骤；在该沟槽内形成一个栅极绝缘薄膜的步骤；形成一个栅极电极和一条字线，以充满该沟槽，同时该沟槽的上部未覆盖的步骤；在该半导体基片表面侧，在沟槽的侧壁上形成一个扩散层的步骤；形成一个覆盖该沟槽上部的绝缘薄膜的步骤；在栅极电极上形成一个接触孔，使该接触孔穿过绝缘薄膜达到扩散层，以覆盖该栅极电极的步骤；在该接触孔内形成一个露头电极的步骤；和进行热处理以激活该露头电极的步骤；以及制造逻辑元件的一个逻辑晶体管的步骤包括在包括栅极电极和字线的同一个层上，在该半导体基片上，形成一个虚拟的栅极图形的步骤；利用该虚拟的栅极图形作为掩模，形成逻辑晶体管的一个低浓度扩散层的步骤；在该虚拟的栅极图形的侧面上形成一个侧壁的步骤；利用该虚拟的栅极图形和该侧壁作为掩模，形成逻辑晶体管的扩散层的步骤；利用绝缘薄膜，覆盖在同一层上的虚拟的栅极图形的步骤；在该接触孔内形成该露头电极后，在使该绝缘薄膜平面化的过程中，露出该虚拟的栅极图形的上部的步骤；在进行了激活该露头电极的热处理之后，通过除去该虚拟的栅极图形形成一个栅极沟槽的步骤；和在该栅极沟槽中，形成一个穿过栅极绝缘薄膜的栅极电极的步骤。
5.如权利要求4所述的半导体器件的制造方法，其特征为，随着扩散层的深度增加，扩散层的杂质浓度减小。
全文摘要
本发明提供了一种DRAM，其中的接点泄漏受到抑止而不会增加电容器的电容；并且，扩散层和露头电极之间的接触面积增大，以减小二者之间的接触电阻，因而可以减小DRAM单元的尺寸，和保证栅极电极和该露头电极两端的绝缘耐电压。在存储器元件和逻辑元件作在同一块半导体基片上的半导体器件中，该存储器元件的晶体管包括一个穿过栅极绝缘薄膜(15)，埋入在半导体基片(11)上作出的沟槽(13)内的栅极电极(16)；和在该半导体基片(11)的表面上的沟槽(13)的侧壁上形成一个扩散层(17)。另外，一个露头电极(20)与该扩散层(17)连接，使该露头电极可以穿过在栅极电极(16)上的第一层间绝缘膜(绝缘薄膜)(18)，覆盖该栅极电极(16)。在该沟槽(13)中还形成一条字线(16)，并且当扩散层(17)的深度增加时，扩散层(17)的杂质浓度降低。
文档编号H01L21/8242GK1401139SQ01805025
公开日2003年3月5日 申请日期2001年12月13日 优先权日2000年12月14日
发明者梅林拓 申请人:索尼公司