专利名称：用于制造半导体器件的方法
技术领域：
本发明涉及大规模集成电路制造，尤其涉及一种用于制造半导体器件的方法，并且特别涉及以一种改进的埋入布线构造和一种改进的金属插入技术制造的高集成度半导体器件。
图3(a)～(d)是形成一带有常规钨插塞接点的埋入布线方法的主要部分的剖面图。如图3(a)所示，在绝缘层夹层31中，采用平版印刷技术形成一个连接下层导电区域的孔32，该下层导电区域是一扩散层或者是一下层布线层(图中未示出)。
接着下一步，如图3(b)所示，是将孔32的开口区域扩大。在这个步骤中，使用氩等离子进行逆向溅镀，通过离子冲击孔的开口边缘部分进行物理蚀刻。扩大孔32的开口区域使得易于将钨埋入具有高纵横比的孔中。另外，通过离子冲击使得下层导电区域的表面得到清理，从而降低了钨与导电区域之间的接触阻抗。
接着，如图3(c)所示，通过溅镀法将阻挡层金属33蒸镀(气相淀积)在孔32的内部。通过溅镀法的方式蒸镀阻挡层金属33以至少覆盖该孔的底部。接着，淀积钨以埋入孔32中。然后，利用等离子蚀刻技术逆向蚀刻钨以便完成在孔32内埋入钨插塞接点34。
接着，如图3(d)所示，通过平版印刷技术将上层的布线层35(351，352)图案化。邻近布线层351的布线层352连接另一个钨插塞接点(图中未示出)。
如图3(c)所示，在孔32的上缘部的淀积速度比底部的速度快，使钨在孔中的淀积变得更厚。由于这个原因，如图3(b)所示，需要进行扩大孔32的开口区域的步骤，以便使钨完全填充孔32。从而提供了一个防止空洞产生的对策。
但是，如图3(b)所示的扩大孔32的开口区域的步骤显然等于扩大孔径。相应地，逆向蚀刻之后暴露的插塞接点直径比实际孔径要大。
由于小型化和高集成度的原因，对于插塞金属(钨插塞接点34)的上层布线层35(351，352)的匹配裕度变得非常小。如果在相邻的布线层351和352之间有一个具有窄间距的部分，就有可能发生短路。换言之，当上层布线层35形成时，如果与平版印刷步骤中形成的图案匹配偏差很大时，发生短路的可能性就会很高。
鉴于上述原因，为了进一步推进小型化，扩大孔的开口面积的步骤对于埋入插塞金属是必不可少的。另外，为了降低在孔的底部与插塞金属连接部分的阻抗，也必须进行逆向溅镀加工。但是，连接插塞接点的上层布线层的短路裕度变得更小了，并且事实上，将出现布线层(例如布线层35)无法进一步缩小的问题。
如上所述，本发明的目的在于提供一种用于制造半导体器件的方法，这种方法可保持插塞金属良好的埋入性能，扩大连接插塞接点的上层布线层的短路裕度，并能进一步适应小型化发展。
通过本发明的用于制造半导体器件的方法给孔提供了大于孔的实际直径的一前方区域，以使插塞金属的埋入更加容易，并且之后，去除这个大于孔径的前方区域。结果，可以扩大上层导电区构造中的短路裕度。
另外，本发明的特征还在于将插塞金属埋入孔的步骤是在所述插塞金属包括一阻挡层金属的前提下进行的，并且要进行一个用阻挡层金属覆盖孔的内部的步骤。换言之，当插塞金属与要连接的导电区域具有相互关系以便通过扩散或反应形成另一个相时，可由阻挡层金属防止这种情况的发生，并防止阻抗增加。
另外，本发明的特征还在于将孔前方区域扩大到大于实际孔径的步骤是通过溅镀蚀刻的步骤来完成的。或者，孔的边缘部分被物理切削和倒圆。这样比化学蚀刻更容易控制。
另外，基于以上所述，优选的是，本发明的特征在于将插塞金属埋入孔的步骤是在插塞金属包括一阻挡层金属的前提下进行的，并且要进行一个用阻挡层金属覆盖孔的内部的步骤，并且将孔前方区域扩大到大于实际孔径的步骤是通过在一个用于溅镀步骤的溅镀室内进行逆向溅镀步骤来完成的。这使得该工艺步骤进一步合理化。
进一步，作为使加工步骤合理化的一部分，绝缘层夹层的一部分要与不必要的部分插塞金属一起去除(换言之就是前方区域比孔的实际直径大的那部分钨)。正如前面所述，这个工艺步骤是在改变供给研磨膏的同时，通过化学机械研磨的平面化步骤来连续进行的。
图2示出了根据上述实施例的方法形成的上层布线层与形成的插塞金属发生错位时的剖面图，该图对应于上述
图1(d)表示的内容。
图3(a)～(d)示出了形成一带有常规钨插塞接点的埋入布线的方法的主要部分的剖面图。
具体实施例方式
图1(a)～(d)是根据本发明的一个实施例的用于制造半导体器件的方法的剖面图，显示用W(钨)作为插塞金属，按工艺顺序利用W(钨)插塞接点形成埋入布线的方法的主要部分。
如图1(a)所示，利用平版印刷技术(此时以虚线表示孔的前方区域)，在绝缘层夹层11上有选择地形成孔12，该孔连接到下层导电区域(在衬底上的扩散层或下层布线层)。孔12的纵横比较高，接近5。需要注意的是，孔12的直径d1为，例如，0.2～0.35微米，孔的深度dp为，例如，大约0.9微米。
接着，进行扩大孔12的前方区域的步骤。这个步骤是通过一种逆向溅镀工艺进行的，该工艺使用氩等离子冲击孔的开口边缘进行物理蚀刻。孔12的前方区域用实线表示，其直径d2被扩大到孔的实际直径d1的1.5倍以上。从而使在高纵横比的孔12中埋入钨变得更容易。另外，通过离子冲击，下层导电区域的表面得到清理，降低了要埋入孔12中的钨与该导电区域之间的接触阻抗。
然后，如图1(b)所示，以溅镀法将阻挡层金属13蒸镀(气相淀积)在孔12的内部。使用溅镀法蒸镀阻挡层金属13要至少覆盖该孔的底部。由于扩大了孔12的前方区域，所以阻挡层金属13的覆盖度提高了。
当钨插塞接点埋入时，Ti/TiN膜用作阻挡层金属13，该膜可以在，例如相同的溅镀装置(图中未显示)中通过溅镀连续地形成(其中，TiN膜在氮气环境中形成)。接着，通过热化学气象淀积法，将钨淀积的插塞金属14埋入孔12中。
接着，如图1(c)所示，对于插塞金属14的淀积面进行化学和机械研磨，也就是说，通过化学机械研磨(CMP)进行平整化加工。该化学机械研磨步骤是在供给促进研磨和切削钨的研磨膏的情况下开始进行的。在对阻挡层金属13暴露部分进行最终检测(扭矩变化和表面反射率变化等)之后，通过一化学机械研磨步骤以研磨膏将阻挡层金属13不需要的部分除去，该研磨膏对于绝缘层夹层11提供特定的选择性。在对绝缘层夹层11暴露的部分进行最终检测之后，用例如含有硅一类的颗粒的研磨膏连续地进行化学机械研磨步骤。
使用含有大量硅的化学机械研磨步骤的主要目的在于物理研磨。通过这个步骤将部分绝缘层夹层11与不需要的部分插塞金属14一起去除，以使所述前方区域大于孔12的直径(＞d1)的部分消失。该化学机械研磨步骤通过例如时间一类的方式来进行控制。
下面，如图1(d)所示，在具有实际孔径的插塞金属14的暴露部分进行平整化后，使用平版印刷技术在平整化后的绝缘层夹层11上形成上层布线层15(151，152)的图案，该绝缘层夹层包括具有实际孔径的插塞金属14的暴露部分。相邻的布线层152可以连接另一个插塞金属(图中未显示)。
根据上述实施例的方法，通过提供一个大于实际孔径d1的前面部分使埋入插塞金属(钨插塞接点)变得更加容易。然后，将大于孔径的前方区域去除。从而在形成上层布线层15(151，152)时扩大了短路裕度。
通过化学机械研磨方法对绝缘层夹层11平整化，使感光树脂的图案容易地和准确地在绝缘层夹层11上形成。进一步，具有实际孔径d1的插塞金属14的暴露部分的尺寸应当基本等于设计的尺寸。这样的高精度是与将来进一步小型化的发展相适应的一个因素。
另外，在孔12内形成插塞金属14时，如图1(b)所示，由于插塞金属常常与下层的不同金属连接，因此需要一个阻挡层金属。在这个实施例中，形成钨插塞接点的步骤是在这样一个前提下进行的，即要实施在孔内涂敷一阻挡层金属(Ti/TiN淀积层)的步骤。
也就是说，当插塞金属14与要连接的导电区域(一个布线层或者衬底)具有相互关系以便通过扩散或反应形成另一个相时，阻挡层金属13可以防止这种情况的发生，并防止阻抗变大。如果没有这种可能性，就不需要阻挡层金属。如果(例如)上层布线层15(151，152)的主要成分是铝，该布线层15通常就需要阻挡层金属，尽管图中没有显示。
将孔12的前方区域扩大到大于如图1(a)所示的实际孔径d1的步骤可以优选通过溅镀蚀刻步骤来完成。对孔的边缘进行物理切削和倒圆的工艺比用化学方法蚀刻容易控制。
如上所述，作为一种更优选的生产流程，将孔12的前方区域扩大到大于实际的孔径d1的步骤可以优选通过在同一溅镀室内进行的逆向溅镀工艺来完成，该溅镀室被用于在溅镀步骤中涂敷阻挡层金属13。此方法可以使工艺更加合理化。
图2示出了根据上述实施例的方法形成的上层布线层与形成的插塞金属发生错位时(在平版印刷中错位)的剖面图，该图对应于上述图1(d)所示的内容。换言之，因为实施了图1(c)所示的步骤，孔径(d1)几乎等于设计尺寸。因此，在上层间距窄的位置之处与插塞金属12避免发生短路的可能性比传统构造要高。
需要注意的是，本发明的上述方法不限于钨插塞接点，也适用于用其他金属形成插塞接点的情况。例如，这种方法也可以用于形成铜(Cu)插塞接点。由于存在铜在绝缘层夹层的SiO2膜中扩散的可能性，所以将WN和TaN作为阻挡层金属涂敷在孔的内部。特别是由于孔的侧壁需要覆盖，所以必须十分注意溅镀的条件。铜插塞接点可以通过热化学气象淀积、电解电镀、或者无电解镀层的方法形成。
即使在形成铜插塞接点时，也要实施如图1所示的扩大孔12的前方区域的步骤，以使孔成型以便帮助阻挡层金属和铜生长。
然后，通过在孔12中埋入阻挡层金属和铜形成插塞金属14后，如图1(b)所示，在供给促进铜研磨和切削的研磨膏的同时，进行化学机械研磨步骤。在对阻挡层金属暴露部分进行最终检测之后，通过一化学机械研磨步骤以研磨膏将阻挡层金属不需要的部分除去，该研磨膏对于绝缘层夹层11提供特定的选择性。在对绝缘层夹层11暴露的部分进行最终检测之后，接着用含有例如硅一类的颗粒的研磨膏进行化学机械研磨步骤(参见图1(c))。
通过这个步骤，绝缘层夹层11的一部分与铜插塞金属14的不需要的部分一起被除去，以使该前方区域大于孔12的直径(＞d1)的部分消失。该化学机械研磨步骤是通过例如时间一类的方式进行控制的。这样，在形成上层布线层15(151，152)时，就可以扩大短路裕度，如图3(d)所示，这有助于进一步小型化。
根据本发明的实施例的方法，部分绝缘层夹层11被去除了，以致绝缘层夹层厚度以及孔12的深度与现有技术相比要小。如果厚度的减少导致电路设计上的问题，绝缘层夹层11可以增加要切削掉的量，将上述因素考虑到电路设计中并不困难。
如上所述，依据本发明，提供一个比实际孔径大的前方区域，使插塞金属埋入孔中变得更加容易，然后实施一个平整化的步骤，去除大于孔径的前方区域。这样，本发明提供了一种用于制造半导体器件的方法，这种方法能够保持插塞金属的良好埋入性能并扩大与插塞接点连接的上层布线层的短路裕度，并且能够适应器件的进一步小型化。
对本领域技术人员来说，本发明显然可以进行各种修改或变化。因此，本发明所附权利要求书涵盖了等同物以及所有修改和变化。
权利要求
1.一种用于制造半导体器件的方法，所述半导体器件具有一个接触插塞接点，所述插塞接点与不同的导电区域在特定位置电连接，所述特定位置是由位于一半导体衬底上方并插入其间的绝缘层夹层形成的，所述用于制造半导体器件的方法的特征在于包括以下步骤在所述的绝缘层夹层上的一特定位置形成一个孔，所述特定位置覆盖一下层导电区域，所述的下层导电区域是不同的导电区域中的一个，所述的孔达到所述下层导电区域；将所述孔的前方区域扩大到大于实际孔径；将一插塞金属埋入所述孔中；将部分绝缘层夹层与不需要的部分插塞金属一起去除，以使所述前方区域大于孔径的部分消失；以及形成一个上层导电区域，所述上层导电区域是与所述插塞金属连接的不同的导电区域中的另一个。
2.根据权利要求1所述的用于制造半导体器件的方法，其中，将插塞金属埋入所述孔的步骤是在所述插塞金属包括一阻挡层金属的前提下进行的，并且要进行一个用阻挡层金属覆盖所述孔的内部的步骤。
3.根据权利要求1所述的用于制造半导体器件的方法，其中，将所述孔的前方区域扩大到大于实际孔径的步骤是通过溅镀蚀刻的步骤来完成的。
4.根据权利要求1所述的用于制造半导体器件的方法，其中，将一插塞金属埋入所述孔中的步骤是在插塞金属包括一阻挡层金属的前提下进行的，并且要进行一个用阻挡层金属覆盖所述孔的内部的溅镀步骤，而且将所述孔的前方区域扩大到大于实际孔径的步骤是通过用于溅镀步骤的溅镀室内进行逆向溅镀步骤完成的。
5.根据权利要求1至4中任何一项所述的用于制造半导体器件的方法，其中，将部分绝缘层夹层与不需要的部分插塞金属一起去除的步骤是通过一平整化步骤完成的，所述平整化步骤通过进行化学机械研磨步骤完成。
全文摘要
本发明提供了一种半导体器件的制造方法，该器件可以保持插塞金属的良好埋入性能并扩大与插塞接点连接的上层布线层的短路裕度。扩大孔12的前方区域，使阻挡层金属13以及插塞金属14更加容易埋入高纵横比的孔12中。接着，通过一化学机械研磨工艺，对插塞金属14的淀积表面进行平整化。在该步骤中，部分绝缘层夹层11和不需要的部分插塞金属14一起被去除，以使前方区域(直径为d2)大于孔12的实际直径的部分消失。然后，采用平版印刷技术，在平整化后的绝缘层夹层11上形成上层布线层15的图案，其中，绝缘层夹层中具有插塞金属14的暴露部分，且暴露部分具有所述的孔的实际直径。
文档编号H01L21/768GK1393924SQ0212487
公开日2003年1月29日 申请日期2002年6月21日 优先权日2001年6月21日
发明者森克己 申请人:精工爱普生株式会社