专利名称：半导体器件及其制造方法
技术领域：
本发明涉及半导体器件，特别涉及被用作为电铁存储器的半导体器件。
背景技术：
已知铁电存储器(FeRAM铁电随机存取存储器)是一种能够在电源关闭时存储信息的非易失性存储器。许多常规的铁电存储器具有形成在覆盖存储单元晶体管的绝缘膜上的平面型结构。铁电存储器的特征在于它是一个电压驱动元件，具有低功耗，并且与闪存或者EEPROM相比具有非常高的速度。
另外，在学术会议中提出的铁电存储器具有用于DRAM(动态随机存取存储器)的COB(位线上的电容器)结构。该COB结构是这样一种结构，其中在形成位线图案之后，铁电电容器形成在位线图案的上方。在COB结构中，由于在形成存储单元电容器之前形成位线图案，因此位线图案可以形成在一个平面上；并且该结构可以广泛地用于DRAM中，在此需要使用复杂形状的存储单元电容器来增加表面面积。
在FeRAM的市场上，可以找到用于例如智能卡等等这样的系统LSI的许多应用。因此，使用CMOS处理作为形成步骤，需要减小附加的存储单元的尺寸，以获得高的集成密度。
因此，尽管如上文所述的COB结构是一种适用于DRAM的结构，其中即使铁电电容器的尺寸增加，位线图案也可以形成在一个平面上，在一个生产步骤中在铁电电容器之前形成该位线。因此，当COB结构被用于FeRAM时，需要在用于结晶或者用于铁电膜的氧损失补偿的含氧环境中进行热处理的过程中，防止位线图案的氧化或熔化。例如，当处理温度超过500℃时，铝图案熔化。在多晶硅图案中，可能出现由于在含氧环境中的热处理而导致氧化。
发明内容
相应地，本发明的一般目的是提供一种半导体器件，其获得高的集成密度并且容易制造。
本发明通过提供一种半导体器件而实现上述目的，该半导体器件包括基片；多个存储单元晶体管，其形成在该基片上并且在第一方向和与第一方向不同的第二方向上按照阵列方式排列，每个存储单元晶体管被提供有第一和第二扩散区；铁电电容器，其通过第一接触插塞连接到多个存储单元晶体管中的每个晶体管内的第一扩散区；多条位线，其形成在上述铁电晶体管上方，通过第二接触插塞连接到设置在第一方向中的存储单元晶体管的第二扩散区，每条位线在第一方向上延伸，并且被设置为在第二方向上相互接近；多条字线，其形成在每个存储单元晶体管的第一和第二接触插塞之间，每条字线在第二方向上延伸，并且被设置为在第一方向上相互接近；以及多条板条线(plate line)，其在第二方向上延伸并且在第一方向上设置为相互接近，该板条线通过多个接触孔连接到设置于第二方向上的一组铁电电容器的上电极；其中每条字线在接近第二导电插塞的区域中被弯曲远离相对的另一条字线，并且在其他区域中向着所述另一条字线弯曲；以及多个接触孔相对于该板条线的纵向中线交替地偏移。
按照这种方式，通过形成该字线，使得它在接近第二导电插塞的区域被弯曲为远离相对的另一条字线，并且向着在另一个区域中的其它字线的方向，以及通过形成用于连接板条线和铁电电容器的上电极的接触孔，相对于该板条线的纵向中线交替地偏移，与直线地形成字线以及即使在不接近第二接触插塞的区域中使字线弯曲为远离另一条字线并且在该板条线的中线上形成接触孔的情况相比，该存储单元的尺寸被减小，并且可以获得较高的集成密度。
另外，与DRAM相比，在FeRAM中，不需要增加铁电电容器的尺寸或表面面积以及其电容量，因此该铁电电容器相对简单并且具有低高度的结构。在此，即使采用用于在FeRAM中的铁电电容器上方形成位线的CUB(电容器在位线下方)的结构，该位线的形成将不被复杂化。另外，由于位线在铁电电容器之后形成，因此位线不会在用于抑制铁电膜的氧损失的热处理过程中被氧化或熔化。因此，便于制造。
本发明进一步通过提供具有一种结构的半导体器件和实现上述目的，该半导体器件包括基片；多个存储单元晶体管，其形成在该基片上并且形成阵列；铁电电容器，其连接到每个存储单元晶体管内的存储单元晶体管的第一扩散区；以及多条位线，其形成在该铁电晶体管上，以及每条位线共同连接到一组存储单元晶体管的第二扩散区。
本发明进一步通过提供一种半导体器件而实现上述目的，该半导体器件包括基片；存储单元晶体管，其形成在该基片上，并且被提供有第一和第二扩散区；铁电电容器，其通过第一接触插塞连接到该存储单元晶体管的第一扩散区；多条位线，其形成在上述铁电晶体管上方，通过第二接触插塞连接到第二扩散区；字线，其形成在第一和第二接触插塞之间；以及多条板条线(plate line)，其通过接触孔连接到铁电电容器的上电极；其中板条线包括在其延伸方向的一侧上的凸起部分；以及该接触孔被形成在该凸起部分上。
本发明进一步通过提供一种半导体器件而实现上述目的，该半导体器件包括基片；存储单元晶体管阵列，其形成在该基片上；铁电电容器，其通过被提供在每个存储单元晶体管中；字线，其作为栅极在设置于第一方向上的一组存储单元晶体管中延伸；板条线，其通过多个接触孔的每个接触孔连接到在第一方向上设置的存储单元晶体管的组；以及位线，其在第二方向上延伸并且通过多个接触插塞的每一个插塞连接到设置于第二方向上的一组铁电电容器；其中该字线在接近于所述接触插塞的区域中相对于所述第一方向弯折，远离相对的另一条字线，并且在其他区域中向着所述另一条字线的方向弯折；该板条线具有相对于第一方向交替偏移的多个凸起部分；该凸起部分在字线的弯曲方向上凸起；每个接触孔形成在该凸起部分上。
本发明进一步通过提供一种制造半导体器件的方法而实现上述目的，该方法包括如下步骤在基片上形成一个存储单元晶体管；在铁电电容器的铁电膜上执行热处理；在执行热处理的步骤之后形成连接到存储单元晶体管的接触插塞；形成通过在铁电电容器上方的接触插塞连接到该存储单元晶体管的位线；形成与该接触插塞相邻的字线，以使其在接近该接触插塞的区域被弯曲远离相对的另一条字线，并且在其它区域中向着所述另一条字线弯曲；形成一个板条线；以及在偏离板条线的纵向中线的位置处形成用于连接铁电电容器的上电极与板条线的接触孔。
附图简述
图1为示出1T/1C型FeRAM的结构的电路图；图2为示出根据本发明第一实施例的叠层FeRAM的顶视图；图3为图2中所示的FeRAM的截面视图；图4为示出根据本发明的第二实施例的叠层FeRAM的顶视图；图5为图4中所示的FeRAM的截面视图；图6为2T/2C型FeRAM的电路图；图7为根据本发明第三实施例的叠层FeRAM的顶视图；图8为图7中所示的FeRAM的截面视图；以及图9A-9J为示出用于制造本发明的叠层FeRAM的步骤的示意图。
具体实施例方式
在下文中，将参照附图描述本发明的实施例。
图1示出1T/1C型FeRAM的电路图。在图1中，存储单元使用一个晶体管和一个电容器来存储1比特的信息。当从图中所示的存储单元301读出信息时，在相关存储单元301中的晶体管311被导通，并且在存储单元301中的晶体管312的极化电荷出现在位线(BL)351上。另外，在对应于存储单元301的参考单元303内的晶体管315导通，并且在参考单元303内的电容器316的极化电荷出现在位线条(/BL)352上。读出放大器360把BL351和/BL352的电压相比较。然后，如果BL351的电压较高，则读出放大器360识别存储在存储单元301中的信息为1，以及如果BL351的电压较低，则把该信息识别为0。
当从存储单元302读出信息时同样如此。换句话说，在存储单元302中的晶体管313导通，并且在存储单元302中的电容器314的极化电荷出现在BL352上。另外，在对应于存储单元302的参考单元304中的晶体管317导通，并且在参考单元304中的电容器318的极化电荷出现在位线(/BL)351上。读出放大器360比较BL352和/BL351的电压。然后，如果BL352的电压较高，则读出放大器360识别存储在存储单元302中的信息为1，以及如果BL352的电压较低，则识别该信息为0。
图2为示出根据本发明第一实施例的叠层FeRAM的顶视图(单元分布)，以及图3为沿着图2的线A-A’截取的截面视图。图2和图3中所示的叠层FeRAM使用1T/1C存储单元，其中一晶体管和一铁电电容器被用于存储1比特的信息，如图1中所示。
参见图2和图3，叠层的FeRAM形成在硅基片301上，具有扩散阱202作为元件区。在元件区202中，多酸结构的栅极104A、104B、104C、104D被通过未在图中示出的栅绝缘膜形成为在硅基片201的表面上的FeRAM的字线(WL)。在图2中，栅极104A、104B、104C和104D被示出为相互平行延伸的字线WL。
在硅基片201中，扩散区109A、109B和109C形成在各个栅极104A和104B的两侧上，并且栅极104A、104B、104C和104D被层间绝缘膜203所覆盖。
在层间绝缘膜203上，由下电极108a、铁电电容器绝缘膜108b和上电极108c所构成的铁电电容器108A、108B形成为与扩散区109A和109C相对应。铁电电容器108A通过形成在层间绝缘膜203中的接触插塞204A连接到扩散区109A。类似地，铁电电容器108B通过形成在层间绝缘膜203中的导电插塞204B连接到扩散区109C。
铁电电容器108A和108B被覆盖有下一个层间绝缘膜208。在层间绝缘膜208上，板条线103A和103B被形成为与各个铁电电容器108A和108B相对应。板条线103A通过形成在层间绝缘膜208中的接触孔106A与铁电电容器108A的上电极108c相接触。类似地，板条线103B通过形成在层间绝缘膜208中的接触孔106B与铁电电容器108B的上电极108c相接触。
在图2中所示的顶视图中，板条线103A和103B与字线WL相平行地延伸。
另外，在层间绝缘膜208上，相一个层间绝缘膜211被形成为覆盖该板条线103A和103B。在层间绝缘膜211上，形成位线101。位线101通过形成在层间绝缘膜211中的接触插塞107、形成在层间绝缘膜208上的电极图案103C、以及通过层间绝缘膜208和203并且到达扩散区109B的接触插塞，与扩散区109B相接触。
在图2中所示的顶视图中，位线101形成在与字线WL相垂直的方向上延伸的位线BL。位线BL对应于一个存储单元晶体管阵列，并且被形成为沿着字线WL的延伸方向相互接近。
另外，在该层间绝缘膜211上，形成氧化膜213，从而覆盖位线101，以及在氧化膜213上形成由氮化膜所构成的钝化膜214。
在图2和图3中所示的实施例中，字线WL和板条线PL相互平行地直线延伸。位线BL在与字线WL相垂直的方向上直线延伸。
在图2中所示的顶视图中，接触孔106A和106B在板条线PL相互形成一条直线。
在具有图3中所示的截面的FeRAM中，即具有CUB结构的FeRAM，铁电电容器108A和108B形成在板条线103A和103B的下方，以及在位线101的下方。因此在形成铁电电容器108A和108B之后形成板条线103A和103B或者位线101。因此，形成这些电极的导电图案不在用于铁电电容器绝缘膜108b的结晶或氧损失补偿的含氧环境中受到热处理，因此不会造成关于位线图案氧化或熔化的问题。
图4为示出根据本发明第二实施例的叠层FeRAM的顶视图(单元分布)，以及图5为沿着图4的线B-B’截取的截面。图4和图5中所示的叠层FeRAM使用1T/1C型存储单元，其中一个存储单元晶体管和一个铁电电容器被用于存储1比特的信息，如图1中所示。
叠层的FeRAM基本上具有与图2和图3中的叠层FeRAM相同的结构，但是在如下方面具有不同。
在图4的叠层FeRAM中，字线WL被弯曲，从而避开接触插塞，换句话说为蜿蜒曲折。更加准确来说，在接近接触插塞107的区域中，字线WL远离相对的另一条字线WL，使接触插塞107在它们之间。另一方面，在不接近接触插塞107的其它区域中，字线WL向着另一条字线弯曲。当字线WL被弯曲为远离或接近另一条字线WL时，它被相对于纵向方向弯曲45度。另外，在图4中的叠层FeRAM中，接触孔106A和106B在左和右方向上分别偏离板条线PL的中线。由于字线WL被弯曲，因此铁电电容器108A和108B的位置沿着字线WL的延伸方向交替偏移。
在此，与图2中的叠层FeRAM相比，如果图2中的叠层FeRAM按照0.35微米的CMOS规格来设计，则用于存储1比特信息的存储单元的尺寸将为1.5微米×3.0微米，并且铁电电容器108的尺寸将为1.0微米×2.0微米。另一方面，如果在图4中的叠层FeRAM按照0.35微米的CMOS规格来设计，则用于存储1比特信息的存储单元的尺寸将为1.5微米×2.625微米，并且铁电电容器108的尺寸将为1.0微米×1.625微米。
因此，与图2中的叠层FeRAM相比，在图4中的叠层FeRAM减小存储单元的尺寸，获得较高的集成密度。另一方面，当铁电电容器108A和108B的尺寸增加以及它们的电容量增加时，在图2中的叠层FeRAM比图4中的叠层FeRAM更具有优势。
图6示出2T/2C型FeRAM的电路图。在图6中，该存储单元使用两个晶体管和两个电容器来存储1比特的信息。在该图中所示的存储单元401中，当电容器412存储“1”信息时，电容器414执行互补操作，存储相反信息“0”。
当从存储单元401读出信息时，在相关存储单元401中的晶体管411导通，并且在存储单元401中的电容器412的极化电荷出现在位线(BL)451上。另外，在存储单元401中的晶体管413导通，以及在存储单元401中的电容器414的极化电荷出现在位线(/BL)452上。读出放大器460把BL451和/BL452的电压相比较。如果BL451的电压为较高，则读出放大器460识别存储在存储单元中的信息为1，以及如果BL451的电压为较低，则识别该信息为0。
图7为示出根据本发明第三实施例的叠层FeRAM的顶视图(单元分布)，以及图8为沿着图7的线C-C’截取的截面。图7和图8中所示的叠层FeRAM使用2T/2C型存储单元，其中两个存储单元晶体管和两个铁电电容器被用于存储1比特的信息。
叠层的FeRAM基本上具有与图2和图3中的叠层FeRAM相同的结构，以及字线WL被形成在用CMOS工艺所制造的存储单元晶体管上。另外，该铁电电容器108A紧接着形成在连接到扩散区109A的接触插塞204A的上方。铁电电容器108A的上电极108c被通过全场蚀刻而制造。类似地，铁电电容器108B紧接着形成在连接到扩散区109C的接触插塞204B的上方。铁电电容器108B的上电极108c被通过全场蚀刻而制造。换句话说，这些铁电电容器是平面叠层的铁电电容器结构。另外，铁电电容器108A和108B的上电极108c被层间绝缘膜208所覆盖。上电极108c和板条线103A和103B或第一层布线通过形成在层间绝缘膜208中的接触孔106A和106B相互连接。
另外，接触插塞107形成在扩散区109B上，并且通过该导电插塞107，使形成在铁电电容器108A和108B上方的位线101与扩散区109B相连接。因此，该叠层的FeRAM具有与COB结构不同的结构，其中与普通DRAM相同，铁电电容器被形成在位线上方。
如果在图4中的叠层FeRAM按照0.35微米的CMOS规格来设计，则用于存储1比特信息的存储单元的尺寸将为3.0微米×3.0微米，并且铁电电容器108的尺寸将为1.0微米×2.0微米。
接着，描述本发明的叠层FeRAM的制造步骤。请注意，图9A至图9C示出第一步骤至第三步骤，图9D至图9F示出第四步骤至第六步骤，图9G和图9H示出第七步骤和第八步骤，图9I和图9J示出用于制造叠层FeRAM的第九步骤的第十步骤。
在图9A中所示的第一步骤中，元件区202通过CMOS工艺形成在基片201上，形成字线WL的栅极104A、104B、104C和104D形成在元件区202的上部。接着，层间绝缘膜203形成在提供有元件区的基片201的上表面上。然后除去形成在元件区202的扩散区109A和109C的上表面上的层间绝缘膜203，并且淀积钨，形成用于连接扩散区109A和109C以及铁电电容器108A和108B的接触插塞204A和204B，如下文中所述。另外，层间绝缘膜203的上表面与接触插塞204A和204B通过CMP(化学机械抛光)方法而研磨。
在图9B中所示第二步骤中，下电极205、铁电膜206以及上电极207形成在被研磨的层间绝缘膜203和接触插塞204A和204B的上表面上。在此，下电极205通过顺序地从底层淀积200纳米厚的Ir、200纳米厚的IrOx、20纳米厚的Ti和50纳米厚的Pt而形成。另外，铁电膜206由200纳米厚的PZT所制成，上电极207由200纳米厚的IrOx所制成。
在图9C中所示的第三步骤中，通过构图和蚀刻技术而形成铁电电容器108A和108B，使下电极205、铁电膜206和上电极207遗留在接触插塞204A和204B上。
在图9D中所示的第四步骤中，层间绝缘膜208被通过CVD(化学汽相淀积)方法而淀积在层间绝缘膜203和铁电电容器108A和108B的暴露表面上。所淀积的层间绝缘膜208的上表面然后被通过CMP方法而研磨。
在图9E中所示的第五步骤中，层间绝缘膜203和层间绝缘膜208的一部分被除去，形成用于接触元件区202的扩散区109B的接触孔。然后，通过CVD方法，把W淀积到该接触孔中。通过CMP方法研磨被淀积的W的上表面而形成接触插塞204C。
在图9F中所示的第六步骤中，淀积在铁电电容器108A和108B的上部的层间绝缘膜208被除去，并且形成接触孔106A和106B。Al的第一金属层连接到在这些接触孔106A和106B的底部表面暴露的铁电电容器108A和108B的上电极，以及通过构图而形成板条线103A和103B。另外，Al的第一金属层连接到接触插塞204C，以及通过构图而形成电极图案103C。
在图9G中所示的第七步骤中，通过CVD方法淀积层间绝缘膜211，以覆盖板条线103A和103B以及淀积图案103C。该层间绝缘膜211的上表面被通过CMP方法而研磨。接着在电极图案103C上的层间绝缘膜211被除去，并且形成接触孔。然后，通过CVD方法把W淀积到接触孔中，并且通过CMP方法研磨该上表面而形成接触插塞107。
在图9H中所示的第八步骤中，在接触插塞107和层间绝缘膜211的上表面上生长Al的第二金属层，并且通过构图而形成位线101。因此，位线101和元件区202被电连接。
在图9I中所示的第九步骤中，通过CVD方法把氧化膜213形成在位线101与层间绝缘膜211的上表面上。在图9J中所示的第十步骤中，通过CVD方法把钝化膜214形成在氧化膜213的上表面上。
由于不需要增加铁电电容器的尺寸也不需要把其电容量增加为与DRAM相同，因此即使当CUB结构(即，位线101形成在铁电电容器108的上方的结构)被使用时，本实施例的叠层FeRAM容易形成平坦的位线101。另外，当在铁电电容器108之后形成位线101时，不需要在用于抑制铁电膜的氧损失的热处理过程中防止位线101的氧化或熔化。因此，便于制造。
类似于图4和图5中的叠层FeRAM，当形成字线104，在接触插塞107附近，使得字线被弯曲远离相对的另一条字线104，使得接触插塞107置于它们之间，在不接近于接触插塞107的其它区域中，使字线弯曲向另一条字线104，通过使字线成为直线，并且即使在不接近接触插塞107时使字线弯曲远离另一条字线104，则与当与其它字线104之间存在一个间隙时相比，存储单元的尺寸被减小并且获得更高的集成密度。
尽管已经描述本发明的优选形式，但是应当知道本发明不限于这些实施例，可以作出各种变型和改变而不脱离本发明的范围。
例如，在上述实施例中，下电极205是Ir、IrOx、Ti和Pt的叠层结构，但是它还可以单独由Ir所构成，或者作为Pt和Ti和叠层结构。另外，在上述实施例中，PZT被用作为铁电膜206的材料，但是还可以使用PLZT、SBT、SBTN和其它材料。
根据上述本发明，通过形成字线，使得在接近第二接触插塞的区域中，使得字线被弯曲远离相对的另一条字线，使第二接触插塞被置于它们之间，并且在其它区域中使字线向着另一条字线弯曲，以及通过形成连接板条线和铁电电容器的上电极的接触孔，使得该接触孔交替地偏离板条线的纵向中线，因此存储单元的尺寸被增小，并且与当在不接近于第二接触插塞的区域中字线弯曲远离另一条字线时相比，获得较高的集成密度，并且接触孔形成在板条线的中线上。
另外，根据本发明，即使采用位线形成在该铁电电容器上方的CUB结构，也可以容易地形成平坦的位线。另外，由于该位线是在铁电电容器之后形成的，因此不需要在用于抑制铁电膜的氧损失的热处理过程中防止位线的氧化和熔化。因此可以促进生产制造。
权利要求
1.一种半导体器件，包括基片；多个存储单元晶体管，其形成在所述基片上并且在第一方向和与第一方向不同的第二方向上按照阵列方式排列，每个存储单元晶体管被提供有第一和第二扩散区；铁电电容器，其通过第一接触插塞连接到所述每个存储单元晶体管内的第一扩散区；多条位线，其形成在所述铁电晶体管上方，通过第二接触插塞连接到设置在所述第一方向上的所述存储单元晶体管的第二扩散区，每条位线在所述第一方向上延伸，并且被设置为在所述第二方向上相互接近；多条字线，其形成在每个存储单元晶体管的第一和第二接触插塞之间，每条字线在所述第二方向上延伸，并且被设置为在所述第一方向上相互接近；以及多条板条线，其在所述第二方向上延伸并且在所述第一方向上设置为相互接近，该板条线通过多个接触孔连接到设置于第二方向上的一组铁电电容器的上电极；其中每条所述字线在接近所述第二导电插塞的区域中被弯曲远离相对的另一条字线，并且在其他区域中向着所述另一条字线弯曲；以及所述多个接触孔相对于该板条线的纵向中线交替地偏移。
2.根据权利要求1所述半导体器件，其中每条所述字线在所述第二接触插塞的附近向着相对于所述第二方向倾斜的方向延伸。
3.根据权利要求1所述半导体器件，其中所述存储单元晶体管的所述扩散区是矩形的。
4.根据权利要求1所述半导体器件，其中所述器件是2T/2C型的，其中两个存储单元晶体管和两个铁电电容器被用于存储1比特的信息。
5.根据权利要求1所述半导体器件，其中所述器件是1T/1C型的，其中一个存储单元晶体管和一个铁电电容器被用于存储1比特的信息。
6.一种半导体器件，包括基片；多个存储单元晶体管，其形成在该基片上并且形成阵列；铁电电容器，其连接到每个所述存储单元晶体管内的所述存储单元晶体管的第一扩散区；以及多条位线，其形成在所述铁电晶体管上，以及每条位线共同连接到一组所述存储单元晶体管的第二扩散区。
7.根据权利要求6所述半导体器件，其中所述器件是2T/2C型的，其中两个存储单元晶体管和两个铁电电容器被用于存储1比特的信息。
8.根据权利要求6所述半导体器件，其中所述器件是1T/1C型的，其中一个存储单元晶体管和一个铁电电容器被用于存储1比特的信息。
9.一种半导体器件包括基片；存储单元晶体管，其形成在所述基片上，并且被提供有第一和第二扩散区；铁电电容器，其通过第一接触插塞连接到所述存储单元晶体管的第一扩散区；多条位线，其形成在所述铁电晶体管上方，通过第二接触插塞连接到所述第二扩散区；字线，其形成在所述第一和所述第二接触插塞之间；以及多条板条线，其通过接触孔连接到所述铁电电容器的上电极；其中所述板条线包括在其延伸方向的一侧上的凸起部分；以及所述接触孔被形成在所述凸起部分上。
10.一种半导体器件，包括基片；存储单元晶体管阵列，其形成在所述基片上；铁电电容器，其通过被提供在每个所述存储单元晶体管中；字线，其作为栅极在设置于第一方向上的一组所述存储单元晶体管中延伸；板条线，其通过多个接触孔的每个接触孔连接到在所述第一方向上设置的所述存储单元晶体管的组；以及位线，其在第二方向上延伸并且通过多个接触插塞的每一个插塞连接到设置于所述第二方向上的一组所述铁电电容器；其中所述字线在接近于所述接触插塞的区域中相对于所述第一方向弯折，远离相对的另一条字线，并且在其他区域中向着所述另一条字线的方向弯折；所述板条线具有相对于所述第一方向交替偏移的多个凸起部分；所述凸起部分在所述字线的弯曲方向上凸起；每个所述接触孔形成在所述凸起部分上。
11.一种制造半导体器件的方法，其中包括如下步骤在基片上形成一个存储单元晶体管；在铁电电容器的铁电膜上执行热处理；在执行热处理的所述步骤之后形成连接到所述存储单元晶体管的接触插塞；形成通过在所述铁电电容器上方的所述接触插塞连接到所述存储单元晶体管的位线；形成与所述接触插塞相邻的字线，以使其在接近该接触插塞的区域被弯曲远离相对的另一条字线，并且在其它区域中向着所述另一条字线弯曲；形成一个板条线；以及在偏离所述板条线的纵向中线的位置处形成用于连接所述铁电电容器的上电极与所述板条线的接触孔。
全文摘要
根据本发明，叠层FeRAM使用一种结构，其中该位线形成在所述铁电电容器的上方。该字线被形成为使得它在接近于该接触插塞的区域偏离该相对的另一条字线，并且在不接近该接触插塞的区域移向该另一条字线，并且该接触孔被形成为使得它相对于相关板条线的纵向中线交替地偏移。
文档编号H01L21/70GK1445855SQ02150600
公开日2003年10月1日 申请日期2002年11月22日 优先权日2002年3月18日
发明者青木正树, 森田敬三 申请人:富士通株式会社