专利名称：自对准双位非易失性存储单元及其制造方法
技术领域：
本发明有关于一种非易失性存储单元(non-volatile memory cell，NVMcell)及其制造方法，且特别是有关于一种自对准(self-aligned)双位非易失性存储器单元及其制造方法。
背景技术：
目前非易失性存储器已被广泛的应用作为储存数据之用。其中，一种能够依栅极绝缘层中的电荷载流子的存在与否，而在相同的电压下改变晶体管的开关状态的非易失性存储器，具有可储存电荷载流子的结构的栅极绝缘膜。其电荷载流子储存的结构可以是浮置栅极电极或氮化硅层。后者为将氮化硅层夹于上下两层氧化层间的介电层电荷载流子捕捉结构，其所制成的非易失性存储器称为SONOS(silicon oxide-nitride-oxide semiconductor)或MONOS(metal oxide-nitride-oxide semiconductor)。
该非易失性存储器的制造方法如图1A至图1E所示。氧化硅-氮化硅-氧化硅(ONO)层10、12和14叠置于p型硅基底16上，之后蚀刻出所需的大小和形状。其方法为，首先在ONO层上形成一层图案化的光阻层18，该光阻层18定义出所需的ONO层的图案。之后进行蚀刻制程，以移除上层氧化层和氮化层14和12，该蚀刻只会影响未被光阻层18覆盖的区域，因而定义出ONO存储单元20。
如图1B所示，进行植入制程(如箭头30所示)植入离子，例如砷离子或磷离子，并植入于相邻的存储单元20间的区域。藉此，在p型硅基底16中为存储单元数组形成n型源极/漏极区32。源极/漏极区32又称为位线(bitlines)。
如图1C所示，进行口袋型植入(pocket implant)34，并以一植入角度由左上方植入右下方，在通道区的左侧形成位线接合区36。
如图1D所示，进行另一口袋型植入38，并以相同的植入角度，但植入方向改为右上方植入左下方，以在通道区的右侧形成位线接合区40。
如图1E所示，在移除底层氧化层10和光阻18后，在相邻的存储单元20之间成长较厚的位线氧化层24，用以保护位线32，并隔离相邻的存储单元20间的导电性。
该非易失性存储单元可以在一个存储单元内储存双位数据，分别储存在该存储单元的两侧，如图2所示。该存储单元于两位线BL1和BL2之间具有单一通道42，两个电荷储存区12a和12b。此两电荷储存区12a和12b位于氮化硅层12内，且每一电荷储存区12a和12b储存一位的数据。
然而，该非易失性存储单元的储存在电荷储存区12a和12b内的电荷会互相干扰。
发明内容
有鉴于此，本发明的目的在于提供一种可避免氮化硅层内的电荷储存区的互相干扰的双位非易失性存储单元。
本发明的另一目的在于提供一种自对准双位线存储单元的制造方法，所形成的双位非易失性存储单元可避免氮化硅层内的电荷储存区的互相干扰。
为了实现上述目的，本发明提供了一种自对准双位非易失性存储单元的结构，其结构大致如下所述。两位线分别配置在通道的两侧，两隔离线配置在对应于位线的上方。控制栅极位于隔离线和该通道上方成行状配置。保护层位于控制栅极下方。两分离的电荷储存区由氮化物所组成，分别位于通道两侧，其中两分离的电荷储存区间为控制栅极和保护层。底层氧化层位于位线和通道上方，且在电荷储存区、隔离线和保护层下方。顶层氧化层位于电荷储存区上方，且在隔离线和保护层下方，其中电荷储存区位于顶层氧化层和底层氧化层之间。
本发明还提供了一种自对准双位非易失性存储单元的制造方法，其方法如下所述。首先，于基底上形成氧化物-氮化物-氧化物(ONO)层，其中ONO层由底层氧化层、氮化层和顶层氧化层所组成。接着在ONO层上形成列状罩幕层，并以该罩幕层做为植入阻挡层，以于基底中形成位线。接着于罩幕层间形成列状隔离层后，移除罩幕层。覆盖一高分子层在隔离层上方，其中该高分子层在隔离层顶部和侧壁的厚度远大于在顶层氧化层上的厚度。蚀刻顶层氧化层和氮化层，以将隔离层间的氮化层定义成两分离的电荷储存区，之后，移除高分子层。继续在隔离层和ONO层上方形成行状控制栅极，且垂直于位线。
本发明的技术方案是这样实现的一种自对准双位非易失性存储单元，其特征在于包括一通道；两位线，分别位于该通道的两侧成列状的排列；两隔离线，在对应于该位线的上方；一控制栅极，在该隔离线和该通道上方成行状配置；一保护层位于该控制栅极下方；两分离的电荷储存区由氮化物所组成，分别位于该通道的两侧，其中两分离的电荷储存区间为该控制栅极和该保护层；一底层氧化层，位于该位线和该通道上方，且在该电荷储存区、该隔离线和该保护层下方；以及一顶层氧化层，位于该电荷储存区上方，且在该隔离线和该保护层下方，其中该电荷储存区位于该顶层氧化层和该底层氧化层之间。
其中该保护层为一氧化层。
其中位于该通道两侧的两分离的电荷储存区位于该位线的上方。
本发明还提供了一种自对准双位非易失性存储单元的制造方法，其特征在于包括形成一氧化物-氮化物-氧化物(ONO)层于一基底上，其中该ONO层由一底层氧化层、一氮化层和一顶层氧化层所组成；在该ONO层上形成一列状罩幕层；以该罩幕层做为一植入阻挡层，以于该基底中形成多个位线；于该罩幕层间形成一列状隔离层；移除该罩幕层；覆盖一高分子层在该隔离层上方，其中该高分子层在该隔离层的顶部和侧壁的厚度远大于在该顶层氧化层上的厚度；蚀刻该顶层氧化层和该氮化层，以将该隔离层间的该氮化层定义成两分离的电荷储存区；
移除该高分子层；以及在该隔离层和该ONO层上方形成一行状的控制栅极，且垂直于该位线。
其中该罩幕层为氮化硅。
其中于该罩幕层间形成该列状隔离层的方法，包括在该罩幕层和该ONO层上沉积一氧化层；以及以化学机械研磨移除该罩幕层上方的该氧化层。
其中该高分子层在该隔离层侧壁的厚度为该隔离层间的距离的1/3。
更包括在该控制栅极和该顶层和底层氧化层之间形成一保护层。
其中该保护层为一氧化层。
图1A为剖面图，其表示传统氮化物只读存储器的制程中ONO结构的制造过程图1B为图1A的制程后，继续进行的位线的制造过程图1C为图1B的制程后，继续进行的另一口袋型植入制程图1D为图1C的制程后，继续进行的一口袋型植入制程图1E为剖面图，其表示图1D的制程后，形成厚氧化层保护位线的制程图2为传统非易失性存储器结构的两电荷储存区的示意3A为本发明于基底上形成ONO叠层的步骤图3B为图3A的步骤后，于基底中形成位线及定义出通道区的步骤图3C为图3B的步骤后，于ONO叠层上形成隔离层的步骤图3D为图3C的步骤后，形成高分子层用以做为蚀刻阻挡层的步骤图3E为图3D的步骤后，进行各向异性蚀刻以定义出电荷储存区的步骤图3F为图3E的步骤后，形成保护层和控制栅极的步骤图4为本发明非易失性存储单元及其用以控制该存储单元的控制栅极和位线的示意图其中，附图标记说明如下10、14氧化硅层
12氮化硅层16基底18光阻层20存储单元30植入制程32源极/漏极区34、38口袋型植入36、40位线接合区24厚氧化层BL1、BL2位线42通道12a、12b电荷储存区102、106氧化硅层104氮化硅层100基底110罩幕层113通道区112位线114隔离层130存储单元116高分子层118保护层120、CG控制栅极104a、104b电荷储存区具体实施方式
为了使本发明的上述目的、特征及优点能更明显易懂，下文特举一较佳实施例，并配合附图作详细说明如下如图3A所示，氧化硅层102、氮化硅层104和氧化硅层106分别依序成长于基底100的表面，以形成ONO结构。通常，底层氧化硅层102的厚度大约为50～70埃()，氮化硅层104的厚度大约为50～60埃，顶层氧化硅层106的厚度大约为80～100埃。
如图3B所示，在ONO结构上形成列状(column)的罩幕层110，罩幕层110覆盖处对应于通道区113的位置。罩幕层110的材质可以是氮化硅，其厚度较佳的是大约500～2500埃。
之后，经由植入法，在相邻罩幕层110间的基底100中形成位线112。相邻位线112之间的区域为通道区113。植入法所使用的掺入杂质可以是磷(P)。
如图3C所示，在相邻的罩幕层110之间且在ONO结构上形成隔离层114，其材质可以是氧化硅。其形成方法例如，首先利用高密度等离子化学气相沉积法(high density plasma chemical vapor deposition)沉积氧化硅，然后经由化学机械研磨(chemical mechanical polishing，CMP)移除多余的的氧化硅，剩下的氧化硅则位于相邻的存储单元130之间，用以使存储单元130相互电性隔离。接着将罩幕层110移除。
如图3D所示，在隔离层114上覆盖一层高分子层(polymer layer)116，此高分子层116的特色为在隔离层114的顶部和侧壁的厚度远大于在氧化硅层106上的厚度，甚至几乎未覆盖于ONO上。较薄的高分子层116未能如较厚的高分子层116般抵挡住蚀刻。隔离层114侧壁的高分子层116的水平厚度根据组件的要求而定。举例而言，隔离层114侧壁的高分子层116的水平厚度可以约为相邻隔离层114间的距离的1/3，图中及以下以此为例。高分子层116的材质可以是碳氢高分子，其沉积方法可以经由化学气相沉积。
如图3E所示，以高分子层116为蚀刻阻挡层，进行各向异性蚀刻(anisotropic etching)，直到切断氮化硅层104为止。在完成蚀刻制程后，氧化硅层106和氮化硅层104则转为如图所示图案化氧化硅层106a和氮化硅层104a。氮化硅层104a间的间隙约为隔离层114间隙的1/3。之后将高分子层116移除。
如图3F所示，由于顶层氧化硅层106a和底层氧化硅层102在先前的蚀刻制程中可能会受到蚀刻伤害且被部份移除，因此在ONO结构的表面覆盖一层保护层118。此保护层118可以是氧化硅，其形成方法可以是湿式快速热氧化法(wet rapid thermal oxidation)。
接着在保护层118和隔离层114上形成行状(row)的控制栅极120，其大致与隔离层114相互垂直。
图4简单地绘示单一非易失性存储单元的结构。对控制电极CG和位线BL1和BL2分别施加适当的电压，可藉以对选定的存储单元进行操作。每一非易失性存储单元130具有两个互相分离的电荷储存区104a和104b，分别储存一位的数据。意即，每一非易失性存储单元130内的电荷储存区104a和104b是物理上地分离，与传统的结构(如图2所示)不同。在此种结构中，当对非易失性存储单元进行操作时，载流子不会漂移至两电荷储存区104a和104b之间的区域，因而可以免于产生互相干扰。氮化物只读存储器组件的可靠度因而提升。
同样地，虽然不同存储单元但共享相同位线的两电荷储存区存在于同一区块的氮化硅层中，意即并非物理上地分离，但并不会影响操作的结果。因为对应于位线BL1或BL2处的控制栅极120与氮化硅层104a相互远离，不会有载流子陷于该区域。
而且，上述两物理上地相互分离的电荷储存区104a和104b经由自动对准制程(self-alignment process)来形成，因此制造方法简单。
虽然本发明已以较佳实施例揭露如上，然其并非用以限制本发明，本领域技术人员在不脱离本发明的精神和范围内应当可做更动与润饰，因此本发明的保护范围应当本申请的权利要求书所界定的为准。
权利要求
1.一种自对准双位非易失性存储单元，其特征在于包括一通道；两位线，分别位于该通道的两侧成列状的排列；两隔离线，在对应于该位线的上方；一控制栅极，在该隔离线和该通道上方成行状配置；一保护层位于该控制栅极下方；两分离的电荷储存区由氮化物所组成，分别位于该通道的两侧，其中两分离的电荷储存区间为该控制栅极和该保护层；一底层氧化层，位于该位线和该通道上方，且在该电荷储存区、该隔离线和该保护层下方；以及一顶层氧化层，位于该电荷储存区上方，且在该隔离线和该保护层下方，其中该电荷储存区位于该顶层氧化层和该底层氧化层之间。
2.如权利要求1所述的自对准双位非易失性存储单元，其特征在于，其中该保护层为一氧化层。
3.如权利要求1所述的自对准双位非易失性存储单元，其特征在于，其中位于该通道两侧的两分离的电荷储存区位于该位线的上方。
4.一种自对准双位非易失性存储单元的制造方法，其特征在于包括形成一氧化物-氮化物-氧化物层于一基底上，其中该氧化物-氮化物-氧化物层由一底层氧化层、一氮化层和一顶层氧化层所组成；在该氧化物-氮化物-氧化物层上形成一列状罩幕层；以该罩幕层做为一植入阻挡层，以于该基底中形成多个位线；于该罩幕层间形成一列状隔离层；移除该罩幕层；覆盖一高分子层在该隔离层上方，其中该高分子层在该隔离层的顶部和侧壁的厚度远大于在该顶层氧化层上的厚度；蚀刻该顶层氧化层和该氮化层，以将该隔离层间的该氮化层定义成两分离的电荷储存区；移除该高分子层；以及在该隔离层和该氧化物-氮化物-氧化物层上方形成一行状的控制栅极，且垂直于该位线。
5.如权利要求4所述的自对准双位非易失性存储单元的制造方法，其特征在于，其中该罩幕层为氮化硅。
6.如权利要求4所述的自对准双位非易失性存储单元的制造方法，其特征在于，其中于该罩幕层间形成该列状隔离层的方法，包括在该罩幕层和该氧化物-氮化物-氧化物层上沉积一氧化层；以及以化学机械研磨移除该罩幕层上方的该氧化层。
7.如权利要求4所述的自对准双位非易失性存储单元的制造方法，其特征在于，其中该高分子层在该隔离层侧壁的厚度为该隔离层间的距离的1/3。
8.如权利要求4所述的自对准双位非易失性存储单元的制造方法，其特征在于，更包括在该控制栅极和该顶层和底层氧化层之间形成一保护层。
9.如权利要求8所述的自对准双位非易失性存储单元的制造方法，其特征在于，其中该保护层为一氧化层。
全文摘要
本发明提供了一种自对准双位非易失性存储单元及其制造方法，该自对准双位非易失性存储单元的结构包括每一存储单元具有两分离的电荷储存区，分别可储存一位的数据。此两分离的电荷储存区为物理上地分离。控制栅极和保护层位于两分离的电荷储存区之间和上方。而且，此两分离的电荷储存区由自动对准制程制造而成。
文档编号H01L21/8239GK1549347SQ0315850
公开日2004年11月24日 申请日期2003年9月17日 优先权日2003年5月6日
发明者薛正诚 申请人:旺宏电子股份有限公司