专利名称：多芯片封装结构的制作方法
技术领域：
本发明是有关于一种半导体组件封装结构，且特别是有关于一种多芯片封装结构。
背景技术：
以目前的半导体封装技术而言，通常会使用一封胶体来包覆多个芯片，以达到两倍以上的容量或更多功能的需求，即所谓的多芯片封装结构。举例来说，将两个8MB容量的内存芯片结合封装，即可得到一个16MB容量的封装结构，并不需要直接去制造16MB容量的单芯片。
请参照图1，其绘示为美国专利案号No.5,323,060所揭露的多芯片封装结构的剖面图。在图1中，多芯片封装结构10包括基板11、芯片12a、12b及12c、黏着层13a及13b、导线14a、14b、15a、15b、16a及16b和封胶体17。芯片12a的非作用面系与基板11的正面黏接，而芯片12b的非作用面系藉由黏着层13a与芯片12a的作用面的中央部分黏接，且芯片12c的非作用面系藉由黏着层13b与芯片12b的作用面的中央部分黏接。导线14a及14b用以电性芯片12a的作用面的周边部分的焊垫及基板11的正面，导线15a及15b用以电性连接芯片12b的作用面的周边部分的焊垫及基板11的正面，导线16a及16b用以电性连接芯片12c的作用面的周边部分的焊垫及基板11的正面。此外，封胶体17用以包覆部分的基板11的正面、芯片12a～12c和导线14a～16b。
需要注意的是，基于导线14a～16b的打线的作业空间考虑，黏着层13a及13b的厚度必须够大，且封胶体17必须包覆导线14a～16b，导致多芯片封装结构10的整体厚度、宽度及体积增加许多。此外，由于芯片12a～12c设置于基板11的正面上，且封胶体17的正面必须高于芯片12c的作用面和导线16a及16b的最高转折处，导致芯片12a～12c所产生的热量无法有效地逸散至外界，影响多芯片封装结构10的散热效果甚巨。
发明内容有鉴于此，本发明的目的就是在提供一种多芯片封装结构。其芯片的芯片通孔贯穿焊垫的设计，让导电材料填充于所堆栈的芯片的芯片组通孔内，使得这些芯片的焊垫与引脚达到电性连接的功效。一方面可以省去打线的考虑及成本，并有效缩短芯片与芯片或引脚电性连接途径，提高整体电性特性；另一方面可以缩小多芯片封装结构的整体厚度、宽度及体积。
根据本发明的目的，提出一种多芯片封装结构，包括数个芯片、一导线架、数个第一导电材料及数个第二导电材料。各芯片具有相对的一作用面及一非作用面、数个芯片通孔和数个绝缘层，各作用面的周边部分具有数个焊垫。在各芯片中，各芯片通孔系贯穿各焊垫及非作用面，各绝缘层系涂布于各焊垫以外的各芯片通孔的内壁上。部分的芯片系依序黏着堆栈成一第一芯片组，另一部分的芯片系依序黏着堆栈成一第二芯片组。第一芯片组具有相对的一第一连接面及一第一非连接面，第二芯片组具有相对的一第二连接面及一第二非连接面。任意相邻的二芯片的一芯片的芯片通孔系与另一芯片的芯片通孔对应地贯通，第一芯片组及第二芯片组的芯片通孔分别形成数个第一芯片组通孔及数个第二芯片组通孔。第一芯片组通孔系贯穿第一连接面及第一非连接面，第二芯片组通孔系贯穿第二连接面及第二非连接面。导线架具有数个引脚，各引脚具有相对的一第一引脚表面及一第二引脚表面。各第一引脚表面及各第二引脚表面系分别黏着于第一连接面及第二连接面，并分别对应于各第一芯片组通孔及各第二芯片组通孔。各第一导电材料系填充于各第一芯片组通孔中，使得第一芯片组的各芯片的焊垫对应地与引脚电性连接。各第二导电材料系填充于各第二芯片组通孔中，使得第二芯片组的各芯片的焊垫对应地与引脚电性连接。
根据本发明的再一目的，提出一种多芯片封装结构，包括一导线架、一芯片组、数个导电材料。导线架具有数个引脚，各引脚具有一引脚表面。芯片组具有数个芯片，各芯片具有数个芯片通孔、数个绝缘层和相对的一作用面及一非作用面。在各芯片中，作用面的周边部分具有数个焊垫，各芯片通孔系贯穿各焊垫及非作用面，各绝缘层系涂布于各焊垫以外的各芯片通孔的内壁上。这些芯片依序黏着堆栈，使得芯片组具有相对的一连接面与一非连接面。任意相邻的二芯片的一芯片的芯片通孔系与另一芯片的芯片通孔对应地贯通，芯片组的这些芯片通孔形成数个芯片组通孔。芯片组通孔系贯穿连接面及非连接面，连接面系黏着于各引脚表面，芯片组通孔系对应于引脚。各导电材料系填充于各芯片组通孔中，使得各芯片的焊垫对应地与引脚电性连接。
为让本发明的上述目的、特征、和优点能更明显易懂，下文特举一较佳实施例，并配合所附图式，作详细说明如下图1绘示乃美国专利案号No.5,323,060所揭露的多芯片封装结构的剖面图。
图2A绘示乃依照本发明的实施例一的多芯片封装结构的剖面图。
图2B绘示乃图2A的芯片的剖面图。
图2C绘示乃图2B的芯片的俯视图。
图2D绘示乃图2A的芯片组、导线架及导电材料的俯视图。
图2E绘示乃依照本发明的实施例二的多芯片封装结构的剖面图。
图2F绘示乃依照本发明的实施例三的多芯片封装结构的剖面图。
图2G绘示乃依照本发明的实施例四的多芯片封装结构的剖面图。
图2H绘示乃依照本发明的实施例五的多芯片封装结构的剖面图。
图3A绘示乃依照本发明的实施例六的多芯片封装结构的剖面图。
图3B绘示乃依照本发明的实施例七的多芯片封装结构的剖面图。
图3C绘示乃依照本发明的实施例八的多芯片封装结构的剖面图。
图4A绘示乃依照本发明的实施例九的多芯片封装结构的剖面图。
图4B绘示乃图4A的第一芯片的剖面图。
图4C绘示乃图4A的第二芯片的倒立剖面图。
图4D绘示乃依照本发明的实施例十的多芯片封装结构的剖面图。
图4E绘示乃依照本发明的实施例十一的多芯片封装结构的剖面图。
图4F绘示乃依照本发明的实施例十二的多芯片封装结构的剖面图。
图5A绘示乃依照本发明的实施例十三的多芯片封装结构的剖面图。
图5B绘示乃图5A的芯片的剖面图。
图5C绘示乃依照本发明的实施例十四的多芯片封装结构的剖面图。
具体实施方式实施例一请参照图2A，其绘示乃依照本发明的实施例一的多芯片封装结构的剖面图。在图2A中，多芯片封装结构20a包括一导线架29a、一封胶体32a、数个导电材料及数个芯片，如4个芯片22、二个第一导电材料27及二个第二导电材料28。如图2B及图2C所示，各芯片22具有相对的一作用面22a及一非作用面22b、数个芯片通孔22c和数个绝缘层22d，各芯片22的作用面22a的周边部分具有数个焊垫22e。各芯片22的各芯片通孔22c系贯穿各焊垫22e及非作用面22b，各芯片22的各绝缘层22d系涂布于各焊垫22e以外的各芯片通孔22c的内壁上。请再参考图2A，二芯片22系依序黏着堆栈成一第一芯片组23a，另二芯片22系依序黏着堆栈成一第二芯片组23b。第一芯片组23a具有相对的一第一连接面24a及一第一非连接面24b，第二芯片组23b具有相对的一第二连接面25a及一第二非连接面25b。在第一芯片组23a及第二芯片组23b中，任意上下相邻的二芯片22的一芯片22的芯片通孔22c系与另一芯片22的芯片通孔22c对应地贯通。第一芯片组23a的这些芯片通孔22c形成数个第一芯片组通孔26a，且第二芯片组23b的这些芯片通孔22c形成数个第二芯片组通孔26b。这些第一芯片组通孔26a系贯穿第一连接面24a及第一非连接面24b，这些第二芯片组通孔26b系贯穿第二连接面25a及第二非连接面25b。
导线架29a具有数个引脚21a，各引脚21a具有相对的一第一引脚表面21b及一第二引脚表面21c。如图2D所示，各引脚21a的第一引脚表面21b系黏着于第一芯片组23a的第一连接面24a的周边部分，并对应于各第一芯片组通孔26a。同样地，各引脚21a的第二引脚表面21c系黏着于第二芯片组23b的第二连接面25a的周边部分，并对应于各第二芯片组通孔26b。
请再参考图2A及图2D，各第一导电材料27系填充于各第一芯片组通孔26a中，使得第一芯片组23a的各芯片22的焊垫22e对应地与引脚21a电性连接。此外，各第二导电材料28系填充于各第二芯片组通孔26b中，使得第二芯片组23b的各芯片22的焊垫22e对应地与引脚21a电性连接。需要注意的是，第一导电材料27及第二导电材料28可以为同一种导电材料。另外，封胶体32a用以包覆第一芯片组23a、第二芯片组23b及部分的引脚21a。第一芯片组23a及第二芯片组23b系可藉由相对应的导电材料与不同的引脚电性连接，不局限只与同一引脚电性连接。
实施例二请参照图2E，其绘示乃依照本发明的实施例二的多芯片封装结构的剖面图。在图2E中，本实施例的多芯片封装结构20b与实施例一的多芯片封装结构20a不同的处在于导线架29b的结构，其余相同的构件继续沿用相同的标号，且不再赘述。导线架29b的各引脚21a具有一引脚通孔21d，各引脚通孔21d对应于各第一芯片组通孔26a及各第二芯片组通孔26b，使得各第一导电材料27或各第二导电材料28系又填充于各引脚通孔21d中。
实施例三请参照图2F，其绘示乃依照本发明的实施例三的多芯片封装结构的剖面图。在图2F中，本实施例的多芯片封装结构20c与实施例一的多芯片封装结构20a不同的处在于导线架29c的结构。导线架29c的各引脚21a的第一引脚表面21b及第二引脚表面21c分别具有导电凸块30a及30b，各导电凸块30a系嵌入各第一芯片组通孔26a中，并与各第一导电材料27电性连接，以增加第一芯片组23a定位于导线架29c上的效果。此外，各导电凸块30b嵌入各第二芯片组通孔26b中，并与各第二导电材料28电性连接，以增加第二芯片组23b定位于导线架29c上的效果。需要注意的是，导电凸块30a及30b为金属凸块。
实施例四请参照图2G，其绘示乃依照本发明的实施例四的多芯片封装结构的剖面图。在图2G中，本实施例的多芯片封装结构20d与实施例一的多芯片封装结构20a不同的处在于导线架29d的结构。导线架29d的各引脚21a的第一引脚表面21b及第二引脚表面21c分别具有金属镀层31a及31b，用以分别增加第一芯片组23a及第二芯片组23b和导线架29d电性连接的效果。
实施例五请参照图2H，其绘示乃依照本发明的实施例五的多芯片封装结构的剖面图。在图2H中，本实施例的多芯片封装结构20e与实施例一的多芯片封装结构20a不同的处在于导线架29e的结构。导线架29e更包括一芯片支撑座21e，芯片支撑座21e具有相对的一第一接着面及一第二接着面，第一接着面系黏着于第一芯片组23a的第一连接面24a，第二接着面系黏着于第二芯片组23b的第二连接面25a。
实施例六请参照图3A，其绘示乃依照本发明的实施例六的多芯片封装结构的剖面图。在图3A中，本实施例的多芯片封装结构30a与实施例一的多芯片封装结构20a不同的处在于封胶体32b的包覆方式。由于第一芯片组23a的最上层的芯片22的焊垫22e未裸露于外界中，故封胶体32b包覆部分的第一芯片组23a、第二芯片组23b和部分的引脚21a，第一芯片组23a的第一非连接面24b裸露于封胶体32b的外。如此一来，可以增加多芯片封装结构30a的散热效果。在本实施例中，导线架29a系可具有引脚通孔、导电凸块、金属镀层或芯片支撑座等设计。
实施例七请参照图3B，其绘示乃依照本发明的实施例七的多芯片封装结构的剖面图。在图3B中，本实施例的多芯片封装结构30b与实施例六的多芯片封装结构30a不同的处在于封胶体32c的包覆方式。由于第二芯片组23b的最下层的芯片22的焊垫22e未裸露于外界中，故封胶体32c包覆第一芯片组23a、部分的第二芯片组23b和部分的引脚21a，第二芯片组23b的第二非连接面25b裸露于封胶体32c的外。在本实施例中，导线架29a系可具有引脚通孔、导电凸块、金属镀层或芯片支撑座等设计。
实施例八请参照图3C，其绘示乃依照本发明的实施例八的多芯片封装结构的剖面图。在图3C中，本实施例的多芯片封装结构30c与实施例六的多芯片封装结构30a不同的处在于封胶体32d的包覆方式。封胶体32d包覆部分的第一芯片组23a、部分的第二芯片组23b和部分的引脚21a，第一非连接面24b及第二非连接面25b系裸露于封胶体32d的外。在本实施例中，导线架29a系可具有引脚通孔、导电凸块、金属镀层或芯片支撑座等设计。
实施例九请参照图4A，其绘示乃依照本发明的实施例九的多芯片封装结构的剖面图。在图4A中，多芯片封装结构40a包括一导线架49、一第一芯片组43a、一第二芯片组43b、数个第一导电材料47、数个第二导电材料48及一封胶体52a。导线架49具有数个引脚41a，各引脚41a具有相对的一第一引脚表面41b及一第二引脚表面41c。
第一芯片组43a具有数个第一芯片42a，如图4B所示，各第一芯片42a具有相对的一第一作用面42i及一第一非作用面42j、数个第一芯片通孔42k及数个第一绝缘层42c。在各第一芯片42a中，第一作用面42i的周边部分具有数个第一焊垫42e，各第一芯片通孔42k系贯穿各第一焊垫42e及第一非作用面42j，各第一绝缘层42c系涂布于各第一焊垫42e以外的各第一芯片通孔42k的内壁上。
请再参考图4A，第一芯片42a依序黏着堆栈，使得第一芯片组43a具有相对的一第一连接面44a与一第一非连接面44b。任意相邻的二第一芯片42a的一第一芯片42a的第一芯片通孔42k系与另一第一芯片42a的第一芯片通孔42k对应地贯通。第一芯片组43a的第一芯片通孔42k形成数个第一芯片组通孔46a，第一芯片组通孔46a系贯穿第一连接面44a及第一非连接面44b。第一连接面44a的周边部分系黏着于各第一引脚表面41b，各第一芯片组通孔46a系对应于各引脚41a。
第二芯片组43b具有数个第二芯片42b，且第二芯片42b的尺寸与第一芯片42a的尺寸不同。如图4C所示，各第二芯片42b具有相对的一第二作用面42m及一第二非作用面42n、数个第二芯片通孔42p及数个第二绝缘层42d。在各第二芯片42b中，第二作用面42m的周边部分具有数个第二焊垫42f，各第二芯片通孔42p系贯穿各第二焊垫42f及第二非作用面42n，各第二绝缘层42d系涂布于各第二焊垫42f以外的各第二芯片通孔42p的内壁上。
请再参考图4A，第二芯片42b依序黏着堆栈，使得第二芯片组43b具有相对的一第二连接面45a与一第二非连接面45b。任意相邻的二第二芯片42b的一第二芯片42b的第二芯片通孔42p系与另一第二芯片42b的第二芯片通孔42p对应地贯通。第二芯片组43b的第二芯片通孔42p形成数个第二芯片组通孔46b，第二芯片组通孔46b系贯穿第二连接面45a及第二非连接面45b。第二连接面45a的周边部分系黏着于各第二引脚表面41c，各第二芯片组通孔46b系对应于各引脚41a。
各第一导电材料47系填充于各第一芯片组通孔46a中，使得各第一芯片42a的第一焊垫42e对应地与引脚41a电性连接。各第二导电材料48系各填充于各第二芯片组通孔46b中，使得各第二芯片42b的第二焊垫42f对应地与引脚41a电性连接。此外，封胶体52a用以包覆第一芯片组43a、第二芯片组43b及部分的引脚41a。
在本实施例中，导线架49系可具有对应于第一芯片组通孔46a的引脚通孔、导电凸块或金属镀层等设计，而导线架49系可具有对应于第二芯片组通孔46b的引脚通孔、导电凸块或金属镀层等设计，且导线架49系可具有芯片支撑座的设计。
实施例十请参照图4D，其绘示乃依照本发明的实施例十的多芯片封装结构的剖面图。在图4D中，本实施例的多芯片封装结构40b与实施例九的多芯片封装结构40a不同的处在于封胶体52b的包覆方式。封胶体52b包覆部分的第一芯片组43a、第二芯片组43b和部分的引脚41a，第一芯片组43a的第一非连接面44b裸露于封胶体52b的外。在本实施例中，导线架49系可具有引脚通孔、导电凸块、金属镀层或芯片支撑座等设计。
实施例十一请参照图4E，其绘示乃依照本发明的实施例十一的多芯片封装结构的剖面图。在图4E中，本实施例的多芯片封装结构40c与实施例九的多芯片封装结构40a不同的处在于封胶体52c的包覆方式。封胶体52c包覆第一芯片组43a、部分的第二芯片组43b和部分的引脚41a，第二芯片组43b的第二非连接面45b裸露于封胶体52c的外。在本实施例中，导线架49系可具有引脚通孔、导电凸块、金属镀层或芯片支撑座等设计。
实施例十二请参照图4F，其绘示乃依照本发明的实施例十二的多芯片封装结构的剖面图。在图4F中，本实施例的多芯片封装结构40d与实施例九的多芯片封装结构40a不同的处在于封胶体52d的包覆方式。封胶体52d包覆部分的第一芯片组43a、部分的第二芯片组43b和部分的引脚41a，第一非连接面44b及第二非连接面45b裸露于封胶体52d的外。在本实施例中，导线架49系可具有引脚通孔、导电凸块、金属镀层或芯片支撑座等设计。
实施例十三请参照图5A，其绘示乃依照本发明的实施例十三的多芯片封装结构的剖面图。在图5A中，多芯片封装结构60a包括一导线架69、一芯片组63、数个导电材料67及一封胶体72a。导线架69具有数个引脚61a，各引脚61a具有一引脚表面61b。芯片组63具有数个芯片62，如图5B所示，各芯片62具有数个芯片通孔62d、数个绝缘层62e和相对的一作用面62a及一非作用面62b。在各芯片62中，作用面62a的周边部分具有数个焊垫62c，各芯片通孔62d系贯穿各焊垫62c及非作用面62b，各绝缘层62e系涂布于各焊垫62c以外的各芯片通孔62d的内壁上。请参考图5A，这些芯片62依序黏着堆栈，使得芯片组63具有相对的一连接面64与一非连接面65，任意相邻的二芯片62的一芯片62的芯片通孔62d系与另一芯片62的芯片通孔62d对应地贯通。芯片组63的芯片通孔62d形成数个芯片组通孔66，芯片组通孔66系贯穿连接面64及非连接面65。连接面64系黏着于各引脚表面61b，芯片组通孔66系对应于引脚61a。
各导电材料67系填充于各芯片组通孔66中，使得各芯片62的焊垫62c对应地与引脚61a电性连接。此外，封胶体72a用以包覆芯片组63及部分的引脚61a。在本实施例中，导线架69系可具有引脚通孔、导电凸块、金属镀层或芯片支撑座等设计。
实施例十四请参照图5C，其绘示乃依照本发明的实施例十四的多芯片封装结构的剖面图。在图5C中，本实施例的多芯片封装结构60b与实施例十三的多芯片封装结构60a不同的处在于封胶体72b的包覆方式。封胶体72b包覆部分的芯片组63和部分的引脚61a，芯片组63的非连接面65裸露于封胶体72b的外。在本实施例中，导线架69系可具有引脚通孔、导电凸块、金属镀层或芯片支撑座等设计。
本发明上述实施例所揭露的多芯片封装结构，其芯片的芯片通孔贯穿焊垫的设计，让导电材料填充于所堆栈的芯片的芯片组通孔内，使得这些芯片的焊垫与引脚达到电性连接的功效。一方面可以省去打线的考虑及成本，并有效缩短芯片与芯片或引脚电性连接途径，提高整体电性特性；另一方面可以缩小多芯片封装结构的整体厚度、宽度及体积。
综上所述，虽然本发明已以一较佳实施例揭露如上，然其并非用以限定本发明，任何熟悉该技术的人员，在不脱离本发明的精神和范围内，当可作各种的更动与润饰，因此本发明之的保护范围应根据权利要求书的范围所界定者为准。
权利要求
1.一种多芯片封装结构，包括多个芯片，系各具有相对的一作用面及一非作用面、多个芯片通孔和多个绝缘层，各该作用面的周边部分具有多个焊垫，各该芯片通孔系贯穿各该焊垫及该非作用面，各该绝缘层系涂布于各该焊垫以外的各该芯片通孔的内壁上，部分的该些芯片系依序黏着堆栈成一第一芯片组，另一部分的该些芯片系依序黏着堆栈成一第二芯片组，使得该第一芯片组具有相对的一第一连接面及一第一非连接面，该第二芯片组具有相对的一第二连接面及一第二非连接面，任意相邻的二该芯片的一芯片的该些通孔系与另一芯片的该些通孔对应地贯通，该第一芯片组及该第二芯片组的该些通孔分别形成多个第一芯片组通孔及多个第二芯片组通孔，该些第一芯片组通孔系贯穿该第一连接面及该第一非连接面，该些第二芯片组通孔系贯穿该第二连接面及该第二非连接面；一导线架，具有多个引脚，各该引脚具有相对的一第一引脚表面及一第二引脚表面，各该第一引脚表面及各该第二引脚表面系分别黏着于该第一连接面及该第二连接面，并分别对应于各该第一芯片组通孔及各该第二芯片组通孔；多个第一导电材料，系各填充于各该第一芯片组通孔中，使得该第一芯片组的各该芯片的该些焊垫对应地与该些引脚电性连接；以及多个第二导电材料，系各填充于各该第二芯片组通孔中，使得该第二芯片组的各该芯片的该些焊垫对应地与该些引脚电性连接。
2.根据权利要求1所述的多芯片封装结构，其特征在于，各该引脚更具有一引脚通孔，各该引脚通孔系贯穿各该引脚，各该第一导电材料或各该第二导电材料系又填充于各该引脚通孔中。
3.根据权利要求1所述的多芯片封装结构，其特征在于，各该第一引脚表面具有一导电凸块，各该导电凸块嵌入各该第一芯片组通孔中，并与各该第一导电材料电性连接。
4.根据权利要求1所述的多芯片封装结构，其特征在于，各该第二引脚表面具有一导电凸块，各该导电凸块嵌入各该第二芯片组通孔中，并与各该第二导电材料电性连接。
5.根据权利要求1所述的多芯片封装结构，其特征在于，各该第一引脚表面具有一金属镀层。
6.根据权利要求1所述的多芯片封装结构，其特征在于，各该第二引脚表面具有一金属镀层。
7.根据权利要求1所述的多芯片封装结构，其特征在于，该导线架更包括一芯片支撑座，具有相对的一第一接着面及一第二接着面，该第一接着面系黏着于该第一连接面，该第二接着面系黏着于该第二连接面。
8.根据权利要求1所述的多芯片封装结构，该多芯片封装结构更包括一封胶体，用以包覆该第一芯片组、该第二芯片组及部分的该些引脚。
9.根据权利要求1所述的多芯片封装结构，其特征在于，该多芯片封装结构更包括一封胶体，用以至少包覆部分的该第一芯片组、部分的该第二芯片组及部分的该些引脚，该第一非连接面或该第二非连接面系裸露于该封胶体外。
10.根据权利要求1所述的多芯片封装结构，其特征在于，该多芯片封装结构更包括一封胶体，用以包覆部分的该第一芯片组、部分的该第二芯片组及部分的该些引脚，该第一非连接面及该第二非连接面系裸露于该封胶体外。
11.一种多芯片封装结构，包括一导线架，具有多个引脚，各该引脚具有相对的一第一引脚表面及一第二引脚表面；一第一芯片组，具有多个第一芯片，各该第一芯片具有多个第一芯片通孔、多个第一绝缘层和相对的一第一作用面及一第一非作用面，该第一作用面的周边部分具有多个第一焊垫，各该第一芯片通孔系贯穿各该第一焊垫及该第一非作用面，各该第一绝缘层系涂布于各该第一焊垫以外的各该第一芯片通孔的内壁上，该些第一芯片依序黏着堆栈，使得该第一芯片组具有相对的一第一连接面与一第一非连接面，任意相邻的二该第一芯片的一第一芯片的该些第一芯片通孔系与另一第一芯片的该些第一芯片通孔对应地贯通，该第一芯片组的该些第一芯片通孔形成多个第一芯片组通孔，该些第一芯片组通孔系贯穿该第一连接面及该第一非连接面，该第一连接面系黏着于各该第一引脚表面，该些第一芯片组通孔系对应于该些引脚；一第二芯片组，具有多个第二芯片，各该第二芯片具有多个第二芯片通孔、多个第二绝缘层和相对的一第二作用面及一第二非作用面，该第二作用面的周边部分具有多个第二焊垫，各该第二芯片通孔系贯穿各该第二焊垫及该第二非作用面，各该第二绝缘层系涂布于各该第二焊垫以外的各该第二芯片通孔的内壁上，该些第二芯片依序黏着堆栈，使得该第二芯片组具有相对的一第二连接面与一第二非连接面，任意相邻的二该第二芯片的一第二芯片的该些第二芯片通孔系与另一第二芯片的该些第二芯片通孔对应地贯通，该第二芯片组的该些第二芯片通孔形成多个第二芯片组通孔，该些第二芯片组通孔系贯穿该第二连接面及该第二非连接面，该第二连接面系黏着于各该第二引脚表面，该些第二芯片组通孔系对应于该些引脚；多个第一导电材料，系各填充于各该第一芯片组通孔中，使得各该第一芯片的该些第一焊垫对应地与该些引脚电性连接；以及多个第二导电材料，系各填充于各该第二芯片组通孔中，使得各该第二芯片的该些第二焊垫对应地与该些引脚电性连接。
12.根据权利要求11所述的多芯片封装结构，其特征在于，各该引脚更具有一引脚通孔，各该引脚通孔系贯穿各该引脚，各该第一导电材料或各该第二导电材料系又对应地填充于各该引脚通孔中。
13.根据权利要求11所述的多芯片封装结构，其特征在于，各该引脚更具有二引脚通孔，该二引脚通孔系贯穿各该引脚，各该第一导电材料及各该第二导电材料系又对应地填充于各该引脚的该二引脚通孔中。
14.根据权利要求11所述的多芯片封装结构，其特征在于，各该第一引脚表面具有一导电凸块，各该导电凸块嵌入各该第一芯片组通孔中，并与各该第一导电材料电性连接。
15.根据权利要求11所述的多芯片封装结构，其特征在于，各该第二引脚表面具有一导电凸块，各该导电凸块嵌入各该第二芯片组通孔中，并与各该第二导电材料电性连接。
16.根据权利要求11所述的多芯片封装结构，其特征在于，各该第一引脚表面具有一金属镀层。
17.根据权利要求11所述的多芯片封装结构，其特征在于，各该第二引脚表面具有一金属镀层。
18.根据权利要求11所述的多芯片封装结构，其特征在于，该导线架更包括一芯片支撑座，具有相对的一第一接着面及一第二接着面，该第一接着面系黏着于该第一连接面，该第二接着面系黏着于该第二连接面。
19.根据权利要求11所述的多芯片封装结构，该多芯片封装结构更包括一封胶体，用以包覆该第一芯片组、该第二芯片组及部分的该些引脚。
20.根据权利要求11所述的多芯片封装结构，其特征在于，该多芯片封装结构更包括一封胶体，用以至少包覆部分的该第一芯片组、部分的该第二芯片组及部分的该些引脚，该第一非连接面或该第二非连接面系裸露于该封胶体外。
21.根据权利要求11所述的多芯片封装结构，其特征在于，该多芯片封装结构更包括一封胶体，用以包覆部分的该第一芯片组、部分的该第二芯片组及部分的该些引脚，该第一非连接面及该第二非连接面系裸露于该封胶体外。
22.一种多芯片封装结构，包括一导线架，具有多个引脚，各该引脚具有一引脚表面；一芯片组，具有多个芯片，各该芯片具有多个芯片通孔、多个绝缘层和相对的一作用面及一非作用面，该作用面的周边部分具有多个焊垫，各该芯片通孔系贯穿各该焊垫及该非作用面，各该绝缘层系涂布于各该焊垫以外的各该芯片通孔的内壁上，该些芯片依序黏着堆栈，使得该芯片组具有相对的一连接面与一非连接面，任意相邻的二该芯片的一芯片的该些芯片通孔系与另一芯片的该些芯片通孔对应地贯通，该芯片组的该些芯片通孔形成多个芯片组通孔，该些芯片组通孔系贯穿该连接面及该非连接面，该连接面系黏着于各该引脚表面，该些芯片组通孔系对应于该些引脚；以及多个导电材料，系各填充于各该芯片组通孔中，使得各该芯片的该些焊垫对应地与该些引脚电性连接。
23.根据权利要求22所述的多芯片封装结构，其特征在于，各该引脚更具有一引脚通孔，各该引脚通孔系贯穿各该引脚，各该导电材料系又填充于各该引脚通孔中。
24.根据权利要求22所述的多芯片封装结构，其特征在于，各该引脚表面具有一导电凸块，各该导电凸块嵌入各该芯片组通孔中，并与各该导电材料电性连接。
25.根据权利要求22所述的多芯片封装结构，其特征在于，各该引脚表面具有一金属镀层。
26.根据权利要求22所述的多芯片封装结构，其特征在于，该导线架更包括一芯片支撑座，具有一接着面，该接着面系黏着于该连接面。
27.根据权利要求22所述的多芯片封装结构，该多芯片封装结构更包括一封胶体，用以包覆该芯片组及部分的该些引脚。
28.根据权利要求22所述的多芯片封装结构，其特征在于，该多芯片封装结构更包括一封胶体，用以包覆部分的该芯片组及部分的该些引脚，该非连接面系裸露于该封胶体外。
全文摘要
一种多芯片封装结构，包括数个芯片、一导线架及数个导电材料。芯片的表面具有数个焊垫，芯片通孔系贯穿焊垫，绝缘层系涂布于焊垫以外的芯片通孔的内壁上。芯片系依序黏着堆栈成二芯片组，任意相邻的二芯片的一芯片的芯片通孔系与另一芯片的芯片通孔对应地贯通，各芯片组的所有通孔形成数个芯片组通孔。导线架具有数个引脚，各引脚具有相对的二引脚表面。此二引脚表面系对应地黏着于各芯片组的连接面。这些导电材料系对应地填充于所有的芯片组通孔中，使得各芯片的焊垫与引脚电性连接。
文档编号H01L21/58GK1655333SQ20041000551
公开日2005年8月17日 申请日期2004年2月13日 优先权日2004年2月13日
发明者蔡振荣, 林志文 申请人:旺宏电子股份有限公司