专利名称：半导体装置及其制造方法
技术领域：
本发明涉及半导体装置，特别涉及采用在绝缘膜上的半导体层内形成SOI(Silicon On Insulator，绝缘体上的硅)元件的MIS(Metal Insulator Semicoductor，金属—绝缘体—半导体)型半导体装置。
背景技术：
随着半导体集成电路的低功耗及高密度，要求构成半导体集成电路的各个元件实现微细化，工作电压要采用低电压。对于这样的要求，已经知道有能够高速动作、低功耗的SOI(Silicon On Insulator)元件。
图12(a)及(b)所示为典型的SOI元件的简图。如图12(a)及(b)所示，在半导体基板101上隔着绝缘膜102设置的半导体层103内，形成MIS(Metal InsulatorSemiconductor)晶体管Q。栅极电极G形成T字形状。这是为了用作为对形成与半导体层103内接触的区域106及源极、漏极扩散层S、D区的各区域注入不同极性的离子时的边界。
图13所示为图12(a)及(b)的SOI元件的制造方法简图。如图13所示，在半导体基板101上形成绝缘膜102及半导体层103之后，半导体层103除了与元件区域对应的位置以外都被除去。然后，在被除去的部分的绝缘膜102上形成元件隔离绝缘膜104。然后，在元件区域内的半导体层103上，形成栅极绝缘膜105。然后，在栅极绝缘膜105上淀积栅极电极G的材料膜。
然后，栅极电极G利用平板印刷工序及RIE(Reactive Ion Etching，反应离子刻蚀)法形成图形，通过这样形成栅极电极G。
然后，如图12(a)及(b)所示，形成源极及漏极扩散层(未图示)、层间绝缘膜106、接触点C及布线层107。
作为与本申请发明有关的先行技术文献信息有下列的文献。
日本专利特愿平9-46688号公报[专利文献2]
日本专利特愿平9-210631号公报[专利文献3]美国专利第5637899号说明书但是，如上所述，由于栅极电极为T字形状，因此具有弯曲部分。在栅极电极G形成图形所用的RIE时，等离子体容易集中在该弯曲部分的形成内角的部分。于是，在该部分的刻蚀速率快，有时连栅极绝缘膜105也除去了，甚至连半导体层103也被刻蚀。特别是在作为栅极电极G采用多晶硅、作为半导体层103采用硅的情况下，由于这些材料的刻蚀速率相同，因此该问题更显著。若连半导体层103也被刻蚀，则作为半导体装置将成为次品，成品率将下降。
另外，近来为了提高晶体管的性能，栅极绝缘膜向薄膜化发展。但是，若栅极绝缘膜的膜厚减薄，则存在截止电流及栅极漏电流增加的问题。
本发明正是为解决上述问题而提出的，其目的在于提供在栅极电极的弯曲部分能够防止连半导体层也被刻蚀的半导体装置及其制造方法。
发明内容
本发明为了解决上述问题，采用以下所示的手段。
根据本发明第1观点的半导体装置，包括支持基板，设置在所述基板内的将元件区隔离的元件隔离绝缘膜，设置在所述元件区内的所述支持基板上的第1栅极绝缘膜，设置在所述元件区内的所述支持基板上的、具有比所述第1栅极绝缘膜要厚的膜厚的第2栅极绝缘膜，具有在所述第1栅极绝缘膜上沿第1方向延伸的第1部分及从所述第1部分起沿与所述第1方向不同的第2方向延伸的第2部分、而且形成所述第1部分与所述第2部分的内角的部分设置在所述第2栅极绝缘膜上的栅极电极，以及将所述栅极电极的所述第1部分下方的沟道区夹在当中、而在所述支持基板内形成的源极/漏极扩散层。
根据本发明第2观点的半导体装置的制造方法，包括在支持基板内形成将元件区隔离的元件隔离绝缘膜，在所述元件区内的所述支持基板上形成第1栅极绝缘膜，在所述元件区内的所述支持基板上形成具有比所述第1栅极绝缘膜要厚的膜厚的第2栅极绝缘膜，形成具有在所述第1栅极绝缘膜上沿第1方向延伸的第1部分及从所述第1部分沿与所述第1方向不同的第2方向延伸的第2部分、而且使形成所述第1部分与所述第2部分的内角的部分设置在所述第2栅极绝缘膜上的栅极电极，以及在所述支持基板内形成将所述栅极的所述第1部分下方的沟道区夹在当中的源极/漏极扩散层。
再有，在本发明有关的实施形态中包含各种阶段性的发明，通过所揭示的多个构成要件的适当组合，能够抽取出各种发明。例如，在从实施形态所示的全部构成要件通过省略某几个构成要件而抽取出发明的情况下，在实施该被抽取出的发明内，省略部分可用公知的常用技术进行适当补充。
图1所示为本发明第1实施形态的半导体装置的简要平面图。
图2所示为图1所示的半导体装置的简要剖视图。
图3所示为图1及图2所示的半导体装置的制造工序简要剖视图。
图4所示为图3的后续工序的简要剖视图。
图5所示为图4的后续工序的简要剖视图。
图6所示为图5的后续工序的简要剖视图。
图7所示为图6的后续工序的简要剖视图。
图8所示为图7的后续工序的简要剖视图。
图9所示为图8的后续工序的简要剖视图。
图10所示为图9的后续工序的简要剖视图。
图11所示为本发明第2实施形态的半导体装置的简要平面图。
图12所示为以往的半导体装置的简要平面图及剖视图。
图13所示为图12的半导体装置的制造工序剖视图。
1…半导体基板，2…绝缘层，3…半导体层，4…元件隔离绝缘膜，5…层间绝缘膜，6…布线层，11…第1栅极绝缘膜，12…第2栅极绝缘膜，12a…材料膜，21…侧壁绝缘膜，22…硅化物，31、33…硅氧化膜，31、32…硅氮化膜，34、41…抗蚀剂膜，AA…元件区，Q…晶体管，G…栅极电极，Ga…栅极电极的第1部分，Gb…栅极电极的第2部分，S、Sa、Sb…源极扩散层，D、Da、Db…漏极扩散层，C、C1、C2…接触点。
具体实施例方式
下面参照
本发明的实施形态。另外，在以下的说明中，对于具有近似相同功能及构成的构成要素附加同一标号，仅在需要的情况下进行重复说明。
(第1实施形态)图1所示为本发明第1实施形态有关的半导体装置的简要平面图，图2(a)及(b)分别所示为沿图1的IIA-IIA线及图1的IIB-IIB线的简要剖视图。
如图1及图2所示，在例如硅等半导体基板1上，设置例如由硅氧化膜形成的绝缘膜(Buried OxideBOX，埋入氧化物)2。在绝缘膜2上，设置例如由单晶硅形成的半导体层3。在半导体层3内，设置例如由硅氧化膜形成的元件分离绝缘膜4，利用元件隔离绝缘膜4包围的元件区AA与其它的元件区(未图示)电气隔离。
在元件区AA内的半导体层3内，设置MIS(Metal InsulatorSemiconductor)晶体管Q。晶体管Q由第1栅极绝缘膜11、第2栅极绝缘膜12、栅极电极G、源极扩散S及漏极扩散层D构成。
第1栅极绝缘膜11及第2栅极绝缘膜12设置在半导体层3上。第2栅极绝缘膜12具有比第1栅极绝缘膜11要厚的膜厚。具体来说，第1栅极绝缘膜11具有例如0.5nm～1.5nm的膜厚。而第2栅极绝缘膜12具有例如比第1栅极绝缘膜11的膜厚例如要厚0.3nm～2.0nm的膜厚。最好具有比第1栅极绝缘膜11的膜厚要厚0.3nm～0.8nm的膜厚。这是由于，若使第2栅极绝缘膜12过厚，则晶体管Q的截止电流将增大。
在第1栅极绝缘膜11及第2栅极绝缘膜12上，设置栅极电极G。栅极电极G具有沿第1方向(图1中的左右方向)延伸的第1部分Ga及从第1部分Ga起沿与第1方向不同的方向(图1中的上下方向)延伸的第2部分Gb。栅极电极G具有典型的T字型的形状。
栅极电极G的第1部分Ga从第1栅极绝缘膜11上延伸至第2栅极绝缘膜12上的一部分，起到作为晶体管Q的栅极电极的功能。形成第1部分Ga与第2部分Gb的内角的部分B设置在第2绝缘膜12上。典型的情况是，整个第2部分Gb设置在第2栅极绝缘膜12上。栅极电极G的第2部分Gb的端部与第2栅极绝缘膜12的端部之距离X，考虑到栅极电极G在加工时位置对准的偏差等，例如可以取为0.03nm～0.15nm。最好是0.03～0.08nm。
栅极电极G的端部延伸至例如元件隔离绝缘膜4上，在该部分设置接触点C1。在栅极电极的侧面，设置侧壁绝缘膜21。设置源极扩散层S及漏极扩散层D，使其将半导体层3内的栅极电极G的第1部分Ga的底下部分夹在当中。源极扩散层S及漏极扩散层D分别由低浓度的扩散层Sa及Da和高浓度的扩散层Sb及Db构成。在高浓度扩散层Sb及Db上和栅极电极G上，设置硅化物22。参照符号C是源极扩散层S及漏极扩散层D用的接触点。
在半导体层3上，设置控制栅极下的沟道区电位用的接触点C2。半导体装置的整个表面利用层间绝缘膜5覆盖。
下面参照图3～图10，说明图1、图2(a)及(b)所示的半导体装置的制造工序。图3～图10是按照顺序表示图1、图2(a)及(b)的半导体装置的制造工序，是沿图1的IIA-IIA线的剖视图。
如图3所示，在例如由P型硅构成的半导体基板1上，设置绝缘膜2及半导体层3。然后，在半导体层3上，利用例如热氧化形成硅氧化膜31。然后，在硅氧化膜31上，采用例如LPCVD(Low Pressure Chemical Vapor Depostion，低压化学气相淀积)法，依次形成硅氮化膜32及硅氧化膜33。
然后，如图4所示，采用平板印刷工序，在硅氧化膜33上的元件区AA的形成区，形成抗蚀剂膜34。然后，将该抗蚀剂掩膜34作为掩膜，利用例如RIE法等干法刻蚀，将硅氧化膜33形成图形。
然后，如图5所示，除去抗蚀剂膜34后，将硅氧化膜33作为掩膜，利用例如RIE法，将硅氮化膜32、硅氧化膜31及半导体层3形成图形。
然后，如图6所示，除去硅氧化膜33后，利用例如CVD(Chemical VaporDeposition，化学气相淀积)法，在绝缘膜2上形成硅氧化膜的材料膜。然后，利用例如CMP(Chemical Mechanical Polishing，化学机械研磨)，对该材料膜进行研磨，直到硅氮化膜32露出为止。其结果，形成元件隔离绝缘膜4。
然后，硅氮化膜32利用例如热磷酸除去。然后，对半导体层3利用离子注入法注入调整晶体管11的阈值电压用的杂质。然后，硅氧化膜31利用HF系溶液除去。
然后，如图7所示，利用例如热氧化，在元件区AA的半导体层3上形成第2栅极绝缘膜12的材料膜12a。该材料膜12a具有例如比第1栅极绝缘膜11要厚的膜厚。
然后，如图8所示，形成抗蚀剂膜41，使其覆盖第2栅极绝缘膜12形成的区域。然后，将该抗蚀剂膜41作为掩膜，利用例如HF系溶液，除去材料膜12a的一部分。
然后，如图9所示，除去抗蚀剂膜41。然后，利用例如热氧化，形成第1栅极绝缘膜11，同时增加材料膜12a的膜厚。其结果，形成第2栅极绝缘膜12。
然后，如图10所示，在半导体装置上的整个表面，利用例如LPCVD(LowPressure Chemical Vapor Deposition)法淀积多晶硅。然后，利用平板印刷工序及RIE法，形成图1所示形状的栅极电极G。
然后，如图2(a)及(b)所示，将栅极电极G作为掩膜，进行离入注入，通过这样形成低浓度扩散层Sb及Db。然后，利用LPCVD法及RIE法，形成侧壁绝缘膜21。然后，将栅极电极G及侧壁绝缘膜21作为掩膜，进行离子注入，通过这样形成高浓度扩散层。
然后，在半导体装置的表示淀积Ti、Co、Ni等高熔点金属，进行热处理，通过这样形成硅化物22。然后，利用通常所用的布线形成技术，形成层间绝缘膜5、接触点C、接触点C1、接触点C2及布线层6。然后，根据要求，再形成层间绝缘膜及多层布线层。
根据本发明的第1实施形态，半导体装置的栅极电极G具有第1部分Ga、以及从第1部分Ga起沿与第1部分Ga的延伸方向不同的方向延伸的第2部分Gb，形成第1部分Ga与第2部分Gb的内部的部分，设置在具有比第1栅极绝缘膜11要厚的膜厚的第2栅极绝缘膜12上。因此，在利用刻蚀形成栅极电极G时，在内角形成部分B，能够防止连半导体层3也被刻蚀。因而，能够避免半导体装置的成品率下降。
另外，栅极电极G的第2部分Gb下面的栅极绝缘膜(第2栅极绝缘膜12)的膜厚形成得比以往技术的膜厚要厚。因此，能够抑制该第分的栅极电容及栅极电流增加。因而，能够提高晶体管Q的性能。
(第2实施形态)在第1实施形态中，是将本发明用于SOI元件。与此不同的是，在第2实施形态中，是用于SOI元件以外的半导体装置的情况。
图11所示为本发明第2实施形态有关的半导体装置的简要平面图。如图11所示，在元件区AA内形成晶体管Q。晶体管Q的栅极电极G与第1实施形态相同，有弯曲部分。而且，形成弯曲部分的内角的部分的周围栅极绝缘膜(第2栅极绝缘膜)12形成得比其它部分的栅极绝缘膜(第1栅极绝缘膜)11要厚。关于其它的结构，与一般的晶体管相同。
另外，在本发明思想的范畴内，若是从事该职业的人能够想到的各种变更例子及修正例子，则关于这些变更例子及修正例子也理解为属于本发明范围的内容。
如以上详细叙述所示，根据本发明，能够提供防止在栅极电极的弯曲部分连半导体层也被刻蚀的半导体装置及其制造方法。
权利要求
1.一种半导体装置，其特征在于，包括支持基板，设置在所述基板内的将元件区隔离的元件隔离绝缘膜，设置在所述元件区内的所述支持基板上的第1栅极绝缘膜，设置在所述元件区内的所述支持基板上的、具有比所述第1栅极绝缘膜要厚的膜厚的第2栅极绝缘膜，形成具有在所述第1栅极绝缘膜上沿第1方向延伸的第1部分及所述第1部分起沿与所述第1方向不同的第2方向延伸的第2部分、而且使形成所述第1部分与所述第2部分的内角的部分设置在所述第2栅极绝缘膜上的栅极电极，以及在所述支持基板内形成将所述栅极的所述第1部分下方的沟道区夹在当中的源极/漏极扩散层。
2.如权利要求1所述的半导体装置，其特征在于，所述支持基板具有半导体基板，设置在所述半导体基板上的绝缘膜，以及设置在所述绝缘膜上的半导体层。
3.如权利要求1所述的半导体装置，其特征在于，所述第2部分设置在所述第2栅极绝缘膜上。
4.如权利要求1所述的半导体装置，其特征在于，所述第2栅极绝缘膜具有比所述第1栅极绝缘膜的膜厚要厚0.3nm至2.0nm以上的膜厚。
5.如权利要求1所述的半导体装置，其特征在于，所述第2部分的端部与所述第2栅极绝缘膜的端部之间的距离为0.03nm～0.08nm。
6.一种半导体装置的制造方法，其特征在于，包括在支持基板内形成将元件区隔离的元件隔离绝缘膜，在所述元件区内的所述支持基板上形成第1栅极绝缘膜，在所述元件区内的所述支持基板上形成具有比所述第1栅极绝缘膜要厚的膜厚的第2栅极绝缘膜，形成具有在所述第1栅极绝缘膜上沿第1方向延伸的第1部分及从所述第1部分沿与所述第1方向不同的第2方向延伸的第2部分、而且使形成所述第1部分与所述第2部分的内角的部分设置在所述第2栅极绝缘膜上的栅极电极，以及在所述支持基板内形成将所述栅极的所述第1部分下方的沟道区夹在当中的源极/漏极扩散层。
全文摘要
本发明提供能够防止在栅极电极的弯曲部分连半导体层也被刻蚀的半导体装置。半导体装置包含支持基板3、以及设置在支持基板内的将元件区隔离的元件隔离绝缘膜4。在元件区内的支持基板上设置第1栅极绝缘膜11、以及具有比第1栅极绝缘膜要厚的厚度的第2栅极绝缘膜12。栅极电极G具有在第1栅极绝缘膜上沿第1方向延伸的第1部分Ga、以及从第1部分起沿与第1方向不同的第2方向沿伸的第2部分Gb。形成第1部分与第2部分的内角的部分设置在第2栅极绝缘膜上。源极/漏极扩散层S与D形成在支持基板内，将栅极电极的第1部分的下方沟道区夹在当中。
文档编号H01L29/786GK1521855SQ20041000550
公开日2004年8月18日 申请日期2004年2月12日 优先权日2003年2月13日
发明者新居英明 申请人:株式会社东芝