专利名称：半导体装置及其制造方法
技术领域：
本发明涉及半导体装置及其制造方法，特别是涉及具有STI结构的半导体装置及其制造方法。
背景技术：
近年来，伴随半导体集成电路的高集成化，采用了浅槽隔离(STI)作为元件隔离方法。在该方法中，在衬底上设置浅的槽，通过用绝缘膜填埋该槽来形成元件隔离区。在STI的形成工序中，利用化学机械研磨(CMP)等来研磨在衬底上淀积的绝缘膜。在元件隔离区大的情况下，由于在CMP工序中引起槽内的绝缘膜被过度研磨的被称为表面凹陷(dishing)的现象，所以使用在有源区以外的区域中形成虚设图形的方法。作为这样的元件隔离区的形成方法的一例，有在特开2001-176959号公报中记载的方法。以下说明该方法。
图5(a)、(b)是示出具有STI结构的半导体装置的现有的制造方法的一部分的截面图，图6(a)～(c)是示出该半导体装置的现有的制造方法的截面图。
首先，如图6(a)中所示，在由单晶硅等构成的半导体衬底12上形成基底氧化膜14，其后，在基底氧化膜14上形成氮化膜15。接着，选择性地除去了除正式图形(器件图形)和虚设图形11外的区域的氮化膜15后，以剩下的氮化膜15作为掩摸刻蚀基底氧化膜14和半导体衬底12来形成槽16。在此，所谓「正式图形」，是在以后形成MOSFET等的半导体装置用的有源区的图形。此外，所谓「虚设图形」，是在有源区以外的元件隔离用区域中设置的防止表面凹陷用的图形，包含虚设的有源区。如果槽的宽度宽，则与槽的宽度窄的区域相比，进行填埋槽的绝缘膜的研磨。在本工序中，通过在本来应形成元件隔离用绝缘膜的区域中形成虚设图形，可在以后的CMP工序中抑制表面凹陷的发生。
其次，在衬底上淀积氧化膜，至少形成填埋槽16的HDP(高密度等离子体)氧化膜13。在此，将HDP氧化膜13中位于比较宽的元件隔离区上的部分定为「HDP氧化膜13a」，将位于微细的有源区上的部分定为「HDP氧化膜13c」。其后，在HDP氧化膜13上形成刻蚀HDP氧化膜13中在虚设的有源区上形成的部分用的、比规定的图形尺寸大的抗蚀剂图形17。例如按照比成为刻蚀的对象的有源区的尺寸小的方式来形成该抗蚀剂图形17。
其次，如图6(b)中所示，以抗蚀剂图形17为掩摸，刻蚀HDP氧化膜13直至到达氮化膜15，开口。由此，HDP氧化膜13a中位于比较宽的虚设有源区上的区域被开口，只留下位于虚设有源区的端部上方的部分(以下，称为「端部13b」)。在此，若要使氮化膜15起到刻蚀阻止层的功能，必须使开口的宽度宽到某种程度以上。因此，虚设有源区的宽度最好例如约为3μm～10μm。
再有，在微细的正式图形9上形成的HDP氧化膜13c呈现如图6(b)中所示那样的小的三角形状。例如，在动态随机存取存储器(DRAM)的存储单元部等的微细的正式图形9的密集区域中，小的三角形状的多个HDP氧化膜13c呈现密集的状态。
接着，如图6(c)中所示，利用例如使用了二氧化硅类料浆的CMP法研磨HDP氧化膜13，除去氮化膜15上的HDP氧化膜13。由此，成为只在槽16内留下HDP氧化膜13的状态，形成槽型的元件隔离用氧化膜20。
然后，利用湿法刻蚀依次除去氮化膜15和基底氧化膜14，完成元件隔离。
按照上述现有的半导体装置的制造方法，由于通过在图6(b)中示出的工序中预先刻蚀虚设有源区中宽度宽的区域上的HDP氧化膜13a，使在图6(c)中示出的工序中研磨的虚设图形区域上的HDP氧化膜13的量减少，故可缩短研磨时间。
但是，在使用了现有的制造方法的情况下，在图6(b)的工序中，如图5(a)中所示，根据刻蚀条件等，在HDP氧化膜13的上表面上有时会形成角状的凸起17a。例如因较大地磨削端部13b而产生这样的凸起17a。在这样的情况下，如果同时除去图6(b)中示出的HDP氧化膜13a、HDP氧化膜13c，则角17折断，如图5(b)中所示，存在在衬底的上表面上发生损伤18的可能性。此外，伴随半导体装置的高集成化，不仅STI的宽度缩短，而且邻接的STI间的距离也缩短了，因此，HDP氧化膜13a减小了，在CMP工序中容易形成划痕(scratch)。
其结果，如图5(b)中所示，在经过CMP工序使衬底上表面平坦化时，凸起17a或元件隔离用氧化膜20间的HDP氧化膜13折断而成为划痕，该划痕有时转移到实际元件区域上而在衬底上表面上造成了损伤。该损伤使半导体装置产生晶体管的工作不良等的缺陷。
发明内容
因此，本发明的目的在于提供既能缩短研磨时间、又能抑制划痕的发生的半导体装置及其制造方法。
本发明的半导体装置具备衬底，具有包含有源区的实际元件区域和包含虚设图形的虚设图形区域，在上述实际元件区域内和上述虚设图形区域内分别形成了槽；半导体元件，被设置在上述衬底的上述有源区上；第1埋入绝缘膜，被设置在上述实际元件区域内的上述槽内，用来隔离互相邻接的上述半导体元件；以及第2埋入绝缘膜，被设置在上述虚设图形区域内的上述槽内，包围上述虚设图形；上述虚设图形的宽度尺寸为上述槽的深度的4倍以下。
由此，在形成本发明的半导体装置的STI结构时，即使不进行反刻蚀(reverse etching)，与现有的方法相比，也能缩短研磨时间。因此，可减少制造工序数，缩短在制造中必要的时间。因而，可降低成本。此外，与现有的半导体装置相比，减少了进入衬底中的划痕或损伤。
上述虚设图形的平面形状为长方形，上述长方形的短边的尺寸为上述虚设图形的宽度尺寸，上述长方形的长边的尺寸为上述虚设图形的宽度尺寸的3倍以上，由此，例如在形成STI结构的CMP工序中，由于被研磨膜的凸状部分难以折断，故可防止在衬底的上表面上产生划痕或损伤。此外，在CMP时在衬底上形成阻止(stopper)膜的情况下，可使该阻止膜发挥充分的阻止功能。
上述虚设图形的宽度尺寸比0μm大，为1.0μm以下，由此，可显著地缩短制造本发明的半导体装置时的研磨时间。此外，由于可使衬底上表面的平坦性变得良好，故与现有的半导体装置相比，可提高成品率。
上述基板中，将除上述有源区之外的区域设为元件隔离区时，在平面视图的情况下，如果上述元件隔离区中的上述虚设图形的占有率为15％以上80％以下，则由于能在CMP工序中在不产生被研磨面的高度离散的情况下缩短研磨时间，故是较为理想的。
本发明的半导体装置的制造方法包含下述工序在具有包含有源区的实际元件区域和包含虚设图形的虚设图形区域的衬底中的上述实际元件区域内和上述虚设图形区域内分别形成槽的工序(a)；在上述衬底上淀积绝缘体并形成至少填埋上述槽的绝缘膜的工序(b)；以及除去上述绝缘体中从上述槽突出的部分并在上述实际元件区域内的上述槽内形成元件隔离用的第1埋入绝缘膜、同时在上述虚设图形区域内的上述槽内形成包围上述虚设图形的第2埋入绝缘膜的工序(c)，上述虚设图形的宽度尺寸为上述槽的深度的4倍以下。
利用该方法，由于与现有的方法相比，即使不进行反刻蚀也能缩短研磨时间，故可节省光刻工序和反刻蚀工序。因此，与以往相比，能在短时间内且以低成本形成STI结构。
上述虚设图形的平面形状为长方形，上述长方形的短边的尺寸为上述虚设图形的宽度尺寸，上述长方形的长边的尺寸为上述虚设图形的宽度尺寸的3倍以上，由此，例如在利用CMP进行工序(c)的情况下，由于能将被研磨的绝缘膜的强度保持在规定值以上，故可消除绝缘膜的凸状部分折断而在被研磨面引入损伤或划痕等的可能性。此外，在衬底上设置阻止膜的情况下，可充分地发挥对于研磨的阻止功能。
上述虚设图形的宽度尺寸比0μm大，为1.0μm以下，由此，在利用CMP进行工序(c)的情况下，与现有的方法相比，可大幅度地缩短研磨时间。此外，由于也能提高被研磨面的平坦性，故也可提高半导体装置的成品率。
上述基板中，将除上述有源区之外的区域设为元件隔离区时，在平面视图的情况下，上述元件隔离区中的上述虚设图形的占有率优选为15％以上80％以下。
在上述工序(b)之后，上述绝缘膜中位于上述虚设图形上的部分的在上述虚设图形的短边方向上切断的截面为三角形，由此，由于与截面为四边形的情况相比研磨量减小，故可缩短研磨时间。特别是在使用铈土类料浆的情况下，可显著地缩短研磨时间。
在上述工序(c)中，通过利用采用了铈土类料浆的化学机械研磨来研磨上述绝缘膜，在能高精度地使被研磨面平坦化的基础上，可缩短研磨时间。其结果，既能抑制半导体装置的成品率的下降，又能提高生产效率。
图1(a)～(e)是示出本发明的一实施例的半导体装置的制造方法的截面图。
图2是示出本发明的实施例的半导体装置的截面图。
图3(a)是在本发明的实施例的半导体装置中放大了虚设图形区域内的槽和虚设有源区而示出的截面图，(b)是示出在图1(e)中示出的CMP工序中(虚设图形的宽度尺寸W)/(槽深度D)的值与衬底面的台阶除去时间的关系的图。
图4(a)是从上面看虚设图形区域的一部分的平面图，(b)是以随时间变化的方式分别示出本发明的实施例的半导体装置和现有的半导体装置中研磨面的台阶高度的变化的图。
图5(a)、(b)是示出具有STI结构的半导体装置的现有的制造方法的一部分的截面图。
图6(a)～(c)是示出半导体装置的现有的制造方法的截面图。
具体实施例方式
—半导体装置的制造方法—图1(a)～(e)是示出与本发明的实施例有关的半导体装置的制造方法的截面图。如该图中所示，本发明的特征在于，在衬底上形成了实际元件区域和虚设图形区域的情况下，适当地设定虚设图形区域内的图形。以下说明本实施例的半导体装置的制造方法中元件隔离区的形成工序。再有，在本说明书中，所谓「实际元件区域」，设定为将用于形成MOSFET等的半导体元件的有源区和用于电隔离互相邻接的半导体元件的实际元件隔离区合在一起的区域，所谓「虚设图形区域」，设定为将在元件隔离区(基板中的非有源区)的区域中设置的、在衬底上不形成槽的虚设有源区和在衬底上形成槽的的虚设元件隔离区合在一起的区域。但是设定，在实际元件区域中包含的实际元件隔离区中不包含虚设图形区域。此外，所谓「虚设图形」，是指虚设有源区。
首先，如图1(a)所示，在由硅等的半导体构成的衬底101上淀积厚度为10～30nm的多晶硅膜102和厚度为80～120nm的SiN膜103。
然后，如图1(b)所示，在实际元件区域106和虚设图形区域105上形成用来形成埋入氧化膜的抗蚀剂图形104。在此，形成虚设图形区域105用的抗蚀剂成为将在现有的方法中使用的大的图形分成小的图形的结构。具体地说，在虚设图形区域105中的抗蚀剂的宽度尺寸约为1.0μm以下。
接着，如图1(c)所示，用以抗蚀剂图形104为掩摸的干法刻蚀分别除去SiN膜103、多晶硅膜102和衬底101，形成具有元件隔离用的槽的实际元件区域106和虚设图形区域105。此时，在实际元件区域106和虚设图形区域105内的衬底101上设置的槽的宽度约为0.2～0.7μm，槽的深度包含在多晶硅膜102和SiN膜103中形成的部分在内约为0.4μm。根据本工序，形成虚设图形区域105，使得虚设图形(虚设有源区)的宽度尺寸(图1中的横方向的尺寸)为1.0μm以下，(虚设图形的宽度尺寸)/(在衬底101内形成的槽深度)的值为4以下。在此，「在衬底101内形成的槽深度」，指的是槽中除在多晶硅膜102和SiN膜103中形成的部分后的部分的深度。
而且，虚设图形的纵向尺寸(图1中的垂直于纸面的方向的尺寸)为虚设图形的宽度尺寸的3倍以上。此外，在实际元件区域106中形成的槽的宽度尺寸约为0.1μm～0.7μm，有源区的宽度尺寸约为0.1μm～1μm。而且，虚设图形对于元件隔离区的面积的占有率、即虚设图形的占有率为15％以上80％以下。
接着，如图1(d)所示，例如使用HDP-CVD法在衬底101上淀积SiO2等的绝缘膜107，填埋在实际元件区域106内和虚设图形区域105内形成的槽。在此，在图1(c)中示出的工序中，由于与实际元件区域106的形状相一致地控制虚设图形区域105的形状，故只调整HDP-CVD法的条件就可使在实际元件区域106内的有源区中被淀积的绝缘膜107的厚度与在虚设图形区域105内的虚设有源区中被淀积的绝缘膜107的厚度大体相等。在本实施例的方法中，在图1(b)中示出的工序中，由于使(虚设图形的宽度尺寸)/(在衬底101内形成的槽深度)的值为4以下，故沿虚设图形的短边切断了有源区上和虚设有源区上的绝缘膜107的截面呈上部为尖的大致三角形的形状。
作为本工序中的HDP-CVD法的条件的一例，最好将高频功率设定为2kW～5kW、将偏置功率设定为1kW～3kW、将SiH4的供给量设定为约30～50mL/min、将O2的供给量设定为约50～100mL/min。
接着，如图1(e)所示，以SiN膜103为阻止层进行CMP，除去绝缘膜107中在有源区上和虚设有源区上形成的部分。在本工序中，为了将研磨后的衬底面高精度地平坦化，最好使用铈土类料浆。但是，也可使用二氧化硅类料浆。在使用铈土类料浆的情况下，由于有源区上和虚设有源区上的绝缘膜107的虚设图形的短边方向的截面呈大致三角形状，故与绝缘膜107的截面呈四边形状的情况相比，可迅速地进行用铈土类料浆的研磨。通过在本工序后除去SiN膜103和多晶硅膜102，可形成分别填埋在实际元件区域106和虚设图形区域105中形成的槽的第1埋入绝缘膜107a和第2埋入绝缘膜110，以完成STI结构。
—本实施例的半导体装置的结构—图2是示出本实施例的半导体装置的截面图。
如图2中所示，利用上述的方法制造的本实施例的半导体装置具备形成了包含有源区的实际元件区域106和虚设图形区域105且形成了槽的衬底101；在衬底101的有源区上设置的MOSFET等的多个半导体元件(未图示)；填埋实际元件区域106内的槽并对多个半导体元件中互相邻接的半导体元件进行元件隔离用的第1埋入绝缘膜107a；以及填埋虚设图形区域105内的槽的第2埋入绝缘膜110。在虚设图形区域105中还设置了被第2埋入绝缘膜110包围的虚设有源区(虚设图形)112。在该虚设有源区112中未设置能工作的半导体元件，但有时设置虚设栅电极等的构成物。而且，虚设图形(虚设有源区112)的宽度尺寸为1.0μm以下，(虚设图形的宽度尺寸)/(槽深度)的值为4以下。此外，虚设图形的纵向尺寸(图1中的垂直于纸面的方向的尺寸)为虚设图形的宽度尺寸的3倍以上。再者，虚设图形对于元件隔离区的面积的占有率，即虚设图形的占有率为15％以上80％以下。
再有，通常在衬底101上配置多个上述的虚设有源区112，例如配置成包围实际元件区域106。
—本实施例的半导体装置的制造方法的作用和效果—按照上述的本实施例的半导体装置的制造方法，与现有的方法相比，由于在淀积了绝缘膜107后未进行反刻蚀，故可防止因角状的凸起17a(参照图5(a))折断引起的损伤和划痕的发生。
此外，在本实施例的方法中，由于(虚设图形的宽度尺寸)/(槽深度)的值为4以下，故即使不进行反刻蚀，与现有的方法相比，也能缩短研磨时间。以下说明成为其根据的实验结果。
图3(a)是在本发明实施例的半导体装置中放大了虚设图形区域105内的槽和虚设有源区112而示出的截面图，(b)是示出在图1(e)中示出的CMP工序中(虚设图形的宽度尺寸W)/(槽深度D)的值与衬底面的台阶除去时间的关系的图。再有，在图3(b)中「虚设尺寸」意味着虚设图形的宽度尺寸。此外，所谓台阶除去时间，意味着使具有台阶的绝缘膜107的上表面平坦化为止所需要的时间。
根据图3(b)中示出的实验结果可知，在(虚设图形的宽度尺寸W)/(槽深度D)的值为10以上的情况下，台阶除去时间为200秒以上。例如，在使用包含大的虚设图形区域的现有的虚设图形的情况下，必须有约210秒的台阶除去时间。与此不同，如果W/D的值在10以下，则可知台阶除去时间急剧地缩短。特别是，如果(虚设图形的宽度尺寸W)/(槽深度D)的值为4以下，则台阶除去时间约为140秒以下，可知能充分地缩短研磨时间。
作为研磨时间缩短的原因，可举出绝缘膜107中的在虚设有源区112上淀积的部分的形状的变化。在W/D的值为4以下的情况下，如图3(a)中所示，虚设有源区上的绝缘膜107的短边方向的截面呈顶部向上的大致三角形的形状。因此，由于与截面为四边形的情况相比，绝缘膜107的研磨量减少，故缩短了研磨时间。特别是在使用铈土类料浆的情况下，如果截面为四边形，则由于在上端部研磨中需要很多时间，故通过使截面形状为大致三角形，可大幅度地研磨时间。
根据以上所述，在本实施例的半导体装置的制造方法中，通过使W/D的值为4以下，与现有的方法相比，可缩短研磨时间。此外，与现有的方法相比，由于可节省光刻工序和反刻蚀工序，故可大幅度地缩短为形成STI所需要的时间，可防止在绝缘膜107的上表面上发生成为损伤或划痕的原因的角状的凸起。
其次，一边参照附图，一边说明虚设图形的形状和配置及其效果。
图4(a)是从上面看虚设图形区域的一部分的平面图，(b)是以随时间变化的方式分别示出本发明的实施例的半导体装置和现有的半导体装置中研磨面的台阶高度的变化的图。在图4(a)中，将相邻的虚设图形(虚设有源区)间的横方向距离定为距离204，将纵方向(图4(a)的上下方向)的距离定为距离203。此外，将虚设图形的宽度尺寸定为W，将虚设图形的纵向尺寸定为L。
在绝缘膜107的研磨工序中，由于绝缘膜107中在实际元件区域106内的有源区上淀积的部分或在虚设有源区上淀积的部分比周围突出，故与其它的部分相比受到强的研磨压力。因此，在绝缘膜107的研磨中途，有时突出部分会折断而产生具有某种程度的大小的块状物。这样的块状物在CMP工序中产生划痕，成为衬底面的平坦化时在衬底上造成损伤的原因。该现象特别是在与实际元件区域相比在衬底上占据的比例多的虚设图形区域中较显著。因此，在虚设图形上淀积的绝缘膜107必须具有一定程度的强度。
因此，在本实施例的半导体装置的制造方法中，优选从上面看虚设图形的形状不是正方形而是长方形。通过将虚设图形的平面形状作成长方形，对于在研磨时从各方向施加的力，在纵方向上和横方向上具有不均匀的抵抗力，在相同的面积下，与平面形状为正方形的情况相比，研磨时的膜强度变高。特别是，通过使虚设图形的纵向尺寸L为虚设图形的宽度尺寸W的3倍以上，可防止在衬底的上表面上产生划痕或损伤，同时在CMP时可使SiN膜103发挥充分的阻止功能。此外，如果进行这样的图形配置，则由于可与实际元件区域的图形的配置相一致地使虚设图形的占有率例如变化为15％以上80％以下，故可使虚设图形的布局具有自由度。其结果，即使实际元件区域的图形配置发生变化，也可抑制研磨时的离散性。
此外，通过控制虚设图形的宽度尺寸W，可提高CMP工序中的台阶缓和特性。关于这一点，使用本申请的发明者们进行过的实验结果来说明。
图4(b)示出了虚设图形的宽度尺寸W(短边)为0.75μm的本实施例的半导体装置和使虚设图形的宽度尺寸在3μm至7μm范围内改变的情况的研磨时间和研磨面的台阶。再有，在该研磨中使用了铈土类料浆。在此，示出了本实施例的半导体装置的虚设图形对于元件隔离区的面积的虚设图形的总面积比率，即占有率为78％的情况和用现有的方法形成的虚设图形对于元件隔离区的占有率为60％的情况。再有，通常，如果虚设图形的占有率变大，则研磨时间变长，因此，可知在占有率比约小于80％的情况下，可大幅度地缩短研磨时间。
根据该结果，象本实施例的虚设图形那样即使对于元件隔离区的占有率高达78％，如果虚设图形的宽度尺寸W为1.0μm以下、例如小到0.75μm，此外，虚设图形的宽度尺寸W小到200nm以下，则可知花费在研磨中的总时间也比现有的总时间短。与此不同，也可知在现有的虚设图形中，随着虚设图形的宽度尺寸大到3μm、5μm、7μm，也可知研磨到相同的台阶高度(例如250nm)的情况的研磨时间变长了。
根据以上的结果，可知作为虚设图形的宽度尺寸W优选在1.0μm以下。再有，由于通过使虚设图形的宽度尺寸W为1.0μm以下而缩短了研磨时间，故也可减少表面凹陷的发生。此外，与现有的半导体装置相比，由于减小了有源区的宽度与虚设图形的宽度的差，故在图1(d)的工序中，在绝缘膜107中位于有源区上的部分与位于虚设图形上的部分厚度大致变得均匀。因此，可抑制研磨后的SiN膜103的离散性，可进一步提高衬底上表面的平坦性。
如上所述，按照本实施例的半导体装置的制造方法，由于可抑制在实际元件区域和虚设图形区域上淀积的绝缘膜的膜厚的离散性且可形成适合于研磨的虚设图形，故可抑制划痕的发生。此外，由于可抑制在虚设图形上淀积的绝缘膜量，故可缩短已淀积的绝缘膜107的研磨时间。于是，按照本实施例的半导体装置的制造方法，既能抑制成品率的下降，又能提高半导体装置的生产效率。
再有，在本实施例的半导体装置的的实际元件区域中，不限于MOSFET，也可设置各种晶体管或二极管等各种半导体元件。
权利要求
1.一种半导体装置，其特征在于具备衬底，具有包含有源区的实际元件区域和包含虚设图形的虚设图形区域，在上述实际元件区域内和上述虚设图形区域内分别形成了槽；半导体元件，被设置在上述衬底的上述有源区上；第1埋入绝缘膜，被设置在上述实际元件区域内的上述槽内，用来隔离互相邻接的上述半导体元件；以及第2埋入绝缘膜，被设置在上述虚设图形区域内的上述槽内，包围上述虚设图形，上述虚设图形的宽度尺寸为上述槽的深度的4倍以下。
2.如权利要求1中所述的半导体装置，其特征在于上述虚设图形的平面形状为长方形，上述长方形的短边的尺寸为上述虚设图形的宽度尺寸，上述长方形的长边的尺寸为上述虚设图形的宽度尺寸的3倍以上。
3.如权利要求1中所述的半导体装置，其特征在于上述虚设图形的宽度尺寸比0μm大，为1.0μm以下。
4.如权利要求1中所述的半导体装置，其特征在于上述基板中，将除上述有源区之外的区域设为元件隔离区时，在平面视图的情况下，上述元件隔离区中的上述虚设图形的占有率为15％以上80％以下。
5.一种半导体装置的制造方法，其特征在于包含下述工序在具有包含有源区的实际元件区域和包含虚设图形的虚设图形区域的衬底中的上述实际元件区域内和上述虚设图形区域内分别形成槽的工序(a)；在上述衬底上淀积绝缘体，形成至少填埋上述槽的绝缘膜的工序(b)；以及除去上述绝缘体中从上述槽突出的部分并在上述实际元件区域内的上述槽内形成元件隔离用的第1埋入绝缘膜、同时在上述虚设图形区域内的上述槽内形成包围上述虚设图形的第2埋入绝缘膜的工序(c)，上述虚设图形的宽度尺寸为上述槽的深度的4倍以下。
6.如权利要求5中所述的半导体装置的制造方法，其特征在于上述虚设图形的平面形状为长方形，上述长方形的短边的尺寸为上述虚设图形的宽度尺寸，上述长方形的长边的尺寸为上述虚设图形的宽度尺寸的3倍以上。
7.如权利要求5中所述的半导体装置的制造方法，其特征在于上述虚设图形的宽度尺寸比0μm大，为1.0μm以下。
8.如权利要求5中所述的半导体装置的制造方法，其特征在于上述基板中，将除上述有源区之外的区域设为元件隔离区时，在平面视图的情况下，上述元件隔离区中的上述虚设图形的占有率为15％以上80％以下。
9.如权利要求5中所述的半导体装置的制造方法，其特征在于在上述工序(b)之后，上述绝缘膜中位于上述虚设图形上的部分的在上述虚设图形的短边方向上切断的截面为三角形。
10.如权利要求5中所述的半导体装置的制造方法，其特征在于在上述工序(c)中，利用采用了铈土类料浆的化学机械研磨来研磨上述绝缘膜。
全文摘要
本发明提供一种半导体装置的制造方法，包含下述工序在形成了实际元件区域和虚设图形区域的衬底的实际元件区域和虚设图形区域上使用掩摸分别形成槽的工序(a)；在衬底上淀积绝缘体而形成至少填埋槽的绝缘膜的工序(b)；以及除去绝缘体中从槽突出的部分并在实际元件区域内的槽内形成元件隔离用的第1埋入绝缘膜、同时在虚设图形区域内的槽内形成第2埋入绝缘膜的工序(c)，虚设图形区域具有不形成槽的虚设图形，虚设图形的宽度尺寸为在槽的衬底部分上设置的部分的深度的4倍以下。
文档编号H01L21/70GK1525548SQ20041000549
公开日2004年9月1日 申请日期2004年2月19日 优先权日2003年2月28日
发明者小堀悦理 申请人:松下电器产业株式会社